用于半导体存储器件的刷新控制电路及方法技术

本发明专利技术提供了用于半导体存储器件的刷新控制电路及方法。本发明专利技术提供一种半导体存储器件，包括：刷新计数器，其响应于在激活模式下被使能的激活模式信号而对刷新信号计数和输出刷新地址；外部地址输入缓冲器，其响应于在外部地址刷新模式下被使能的模式选择信号而缓冲外部地址以输出内部地址；地址选择器，其响应于刷新信号和模式选择信号，在正常刷新模式下输出来自刷新计数器的刷新地址作为选择行地址，而在外部地址刷新模式下输出来自外部地址输入缓冲器的内部地址作为选择行地址；以及行地址译码器，其通过将选择行地址译码来产生用于顺序地访问字线的行地址选择信号。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种半导体存储器件，更具体而言，涉及一种。
技术介绍
例如动态随机存取存储器(DRAM)器件的半导体器件包括多个单位单元，每个单位单元具有一个晶体管和一个电容器，数据被预先储存在电容器中。然而，由于在存储器件中形成于半导体衬底之上的电容器未完全与其周围断开电连接， 因此储存在电容器中的数据可能被放电，由此不能保持数据。简言之，产生了泄漏电流并且可能损坏存储器单元的数据。为了解决此问题，存储器件定期执行刷新操作以保持储存在电容器中的电荷。具有刷新操作模式的存储器件基于外部命令在顺序地改变内部地址的同时执行刷新操作。换言之，当存储器件基于外部命令进入刷新操作模式时，被选中作为行地址的存储器单元的字线在预定时间段顺序地增加。储存在与选中字线相对应的电容器中的电荷由感测放大器放大，然后被再次储存在电容器中。经过一系列刷新操作，储存的数据在未受损的情况下被保持。图I是说明常见的用于控制刷新操作的半导体存储器件的框图。如图所示，常见的用于控制刷新操作的半导体存储器件100包括命令发生器110、刷新计数器120、行地址译码器130和单元阵列140。命令发生器110响应于时钟CLK而将从半导体存储器件外部输入的外部命令CSB、RASB, CASB和WEB译码，以产生内部命令REF和ACTMD。在此，外部命令“CSB”表示芯片选择信号，外部命令“RASB”表示行地址选通信号。外部命令“CASB”表示列地址选通信号，夕卜部命令“WEB”表示写入使能信号。此外，内部命令“REF”表示刷新信号，内部命令“ACTMD”表不激活模式信号。刷新计数器120响应于从命令发生器110输出的激活模式信号ACTMD而对刷新信号REF计数，并输出刷新地址RA〈0:N>以使单元阵列140中所有的字线被顺序地访问。行地址译码器130将在刷新操作模式期间由刷新计数器120产生的刷新地址RA<0:N>译码，并产生用于选择行地址的行地址选择信号BX_ADD以执行刷新操作。单元阵列140通过基于行地址选择信号BX_ADD执行刷新操作来保持储存的电荷，由此防止数据丢失。在下文中，结合图I来描述常见的用于控制半导体存储器件的刷新操作的方法。首先，命令发生器110将激活模式信号ACTMD使能。在此，刷新计数器120响应于从命令发生器110输出的激活模式信号ACTMD而对刷新信号REF计数，并输出刷新地址RA〈0:N>。行地址译码器130将从刷新计数器120输出的刷新地址RA〈0:N>译码，并产生用于选择行地址的行地址选择信号BX_ADD以执行刷新操作。因此，单元阵列140通过响应于行地址选择信号BX_ADD执行刷新操作来保持储存的电荷，并防止数据丢失。在此，以一个刷新行周期时间tRFC来执行刷新操作。然而，常见的刷新方法所具有的缺点在于其不能改变所产生的噪声量，这是因为刷新地址的顺序难以改变。具体地，由于刷新操作是在基于测试模式期间所有单元都具有相同的保留时间这一假设下的平均保留时间所确定的时间段执行的，因此保留时间不够的单元会损失其中储存的数据。这是因为，保 留时间不够的单元需要以更短的刷新时间段来执行刷新操作，但常见的刷新方法是根据基于所述平均保留时间所确定的时间段来执行刷新操作。
技术实现思路
本专利技术的示例性实施例针对一种，其能够在测试模式下通过基于外部地址执行刷新操作并改变刷新地址的顺序来改变所产生的噪声量。刷新控制电路及方法对于单元筛选是有帮助的。根据本专利技术的一个示例性实施例，一种半导体存储器件包括刷新计数器，所述刷新计数器被配置为响应于在激活模式下被使能的激活模式信号而对刷新信号计数并输出刷新地址；外部地址输入缓冲器，所述外部地址输入缓冲器被配置为响应于在外部地址刷新模式下被使能的模式选择信号来缓冲外部地址并输出内部地址；地址选择器，所述地址选择器被配置为响应于刷新信号和模式选择信号，在正常刷新模式下输出从刷新计数器传送来的刷新地址作为选择行地址、并在外部地址刷新模式下输出从外部地址输入缓冲器传送来的内部地址作为选择行地址；以及行地址译码器，所述行地址译码器被配置为通过将选择行地址译码来产生用于在单元阵列中顺序地访问字线的行地址选择信号。根据本专利技术的另一个示例性实施例，一种在半导体存储器件中控制刷新操作的方法；包括以下步骤响应于在激活模式下被使能的激活模式信号而对刷新信号进行计数并输出刷新地址；响应于在外部地址刷新模式下被使能的模式选择信号来缓冲外部地址并输出内部地址；响应于刷新信号和模式选择信号，在正常刷新模式下输出刷新地址作为选择行地址，而在外部地址刷新模式下输出内部地址作为选择行地址；以及通过将选择行地址译码来产生用于在单元阵列中顺序地访问字线的行地址选择信号。附图说明图I是说明常见的用于控制刷新操作的半导体存储器件的框图。图2是说明根据本专利技术的一个示例性实施例的用于控制刷新操作的半导体存储器件的框图。图3A是图2所示的地址选择器260的框图，图3B是图2所示的地址选择器260的详细电路图。图4是图2所示的模式选择信号发生器230的详细电路图。图5是图2所示的地址缓冲器控制器240的详细电路图。图6是说明根据本专利技术的一个示例性实施例的半导体存储器件的刷新操作控制方法的时序图。具体实施例方式下面将参照附图更加详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本专利技术的范围。在本说明书中，相同的附图标记在本专利技术的各个附图和实施例中表示相同的部件。图2是说明根据本专利技术的一个示例性实施例的用于控制刷新操作的半导体存储器件的框图如图所示，用于控制刷新操作的半导体存储器件200包括命令发生器210、刷新计数器220、模式选择信号发生器230、地址缓冲器控制器240、外部地址输入缓冲器250、地址选择器260、行地址译码器270和单元阵列280。命令发生器210响应于时钟CLK而将从半导体存储器件外部输入的外部命令CSB、RASB、CASB和WEB译码，以产生内部命令REF、ACTMD、ACT和TREFADD。在此，外部命令“CSB”表示存储器半导体芯片选择信号，外部命令“RASB”表示行地址选通信号，并且外部命令“RASB”用作将DRAM器件的操作初始化的芯片使能信号。外部命令“CASB”表示列地址选通信号，并且外部命令“CASB”指示列地址是否被施加给DRAM器件。外部命令“WEB”表示写入使能信号，并且外部命令“WEB”决定是否写入或读取数据。此外，在内部命令之中，内部命令“REF”表示刷新信号，内部命令“ ACTMD ”表示激活模式信号。内部命令“ACT”表示使能持续时间建立信号。内部命令“TREFADD”表示测试模式信号。刷新信号REF是在刷新操作期间被使能的信号，激活模式信号ACTMD是在半导体存储器件的激活模式期间被使能的信号。测试模式信号TREFADD是在测试模式期间被使能的信号。使能持续时间建立信号ACT是在半导体存储器件的激活模式中输入激活命令时被使能至逻辑低电平预定持续时间的脉冲信号。刷新计数器220响应于从命令发生器210输出本文档来自技高网...

【技术保护点】

【技术特征摘要】
2010.12.28 US 12/979,6421.一种半导体存储器件，包括 刷新计数器，所述刷新计数器被配置为响应于在激活模式下被使能的激活模式信号而对刷新信号计数并输出刷新地址； 外部地址输入缓冲器，所述外部地址输入缓冲器被配置为响应于在外部地址刷新模式下被使能的模式选择信号而缓冲外部地址并输出内部地址； 地址选择器，所述地址选择器被配置为响应于所述刷新信号和所述模式选择信号，在正常刷新模式下输出从所述刷新计数器传送来的所述刷新地址作为选择行地址，在所述外部地址刷新模式下输出从所述外部地址输入缓冲器传送来的所述内部地址作为所述选择行地址；以及 行地址译码器，所述行地址译码器被配置为通过将所述选择行地址译码来产生用于在单元阵列中顺序地访问字线的行地址选择信号。2.如权利要求I所述的半导体存储器件，还包括 命令发生器，所述命令发生器被配置为通过响应于时钟将外部命令译码来产生所述刷新信号、所述激活模式信号和测试模式信号；以及 模式选择信号发生器，所述模式选择信号发生器被配置为响应于由所述命令发生器提供的所述测试模式信号而输出所述内部地址的特定比特作为所述模式选择信号。3.如权利要求2所述的半导体存储器件，其中，所述模式选择信号发生器包括 传输门单元，所述传输门单元响应于所述测试模式信号来传送从所述外部地址输入缓冲器输出的所述内部地址的预定比特；以及 锁存单元，所述锁存单元锁存所述传输门单元的输出信号，并输出被锁存的输出信号作为所述模式选择信号。4.如权利要求I所述的半导体存储器件，还包括 地址缓冲器控制器，所述地址缓冲器控制器被配置为响应于所述模式选择信号和缓冲器控制信号而输出用于将所述外部地址输入缓冲器使能或禁止的缓冲器使能信号， 其中，所述缓冲器使能信号在所述正常刷新模式下将所述外部地址输入缓冲器禁止。5.如权利要求4所述的半导体存储器件，其中，所述地址缓冲器控制器包括 逻辑门单元，所述逻辑门单元对所述模式选择信号和所述缓冲器控制信号执行“与”操作。6.如权利要求I所述的半导体存储器件，其中，所述地址选择器包括 第一选择信号发生单元，所述第一选择信号发生单元响应于所述模式选择信号、作为在激活模式下被使能的脉冲信号的使能持续时间建立信号、以及所述刷新信号而产生第一选择信号，所述第一选择信号用于将从所述外部地址输入缓冲器输出的所述内部地址输出作为所述选择行地址； 第二选择信号发生单元，所述第二选择信号发生单元响应于所述模式选择信号和所述刷新信号而产生第二选择信号，所述第二选择信号用于将从所述刷新计数器输出的所述刷新地址输出作为所述选择行地址；以及 选择行地址输出单元，所述选择行地址输出单元响应于所述第一选择信号和所述第二选择信号而输出所述内部地址或所述刷新地址作为所述选择行地址。7.如权利要求6所述的半导体存储器件，其中，在所述模式选择信号被使能的所述外部地址刷新模式下， 所述第一选择信号发生单元响应于所述刷新信号和所述使能持续时间建立信号而选择性地将所述第一选择信号使能；并且 所述第二选择信号发生单元将所述第二选择信号禁止。8.如权利要求6所述的半导体存储器件，其中，在所述模式选择信号被禁止的所述正常刷新模式下， 所述第一选择信号发生单元将所述第一选择信号禁止，并且 所述第二选择信号发生单元响应于所述刷新信号而选择性...

【专利技术属性】
技术研发人员：沈荣辅，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：