半导体元件的制备方法技术

本发明专利技术关于一种半导体元件的制备方法，其包括步骤：步骤一：应用传统的工艺流程制备多晶硅栅极并沉积适当厚度的层间介质层(ILD，Interlayer?Dielectric)；该多晶硅栅极具有位于下层的浮栅(FG，Floating?Gate)、中间层的氧化物-氮化物-氧化物(ONO)及位于上层的控制栅(CG，Control?Gate)；步骤二：利用化学机械抛光将层间介质层ILD磨平并停止在CG多晶硅表面；步骤三：使用对OXIDE选择比很高的湿法刻蚀方法将CG多晶硅完全去除；步骤四：在除去了CG多晶硅的晶圆上沉积填充能力(gap?fill)较好的金属层；步骤五：利用CMP工艺将沉积的金属层磨平并停留在层间介质层表面。本发明专利技术半导体元件的制备方法通过金属层置换CG多晶硅，降低了内阻，稳定耗尽效应改善了半导体元件的可靠性能。

【技术实现步骤摘要】

本专利技术涉及，尤其涉及一种具有金属栅极的半导体器件的制备方法。
技术介绍
MOS晶体管是半导体集成电路的基本器件，其包括源极、漏极和栅极。目前的MOS 晶体管中栅极最常用的材料是多晶硅。然而随着MOS晶体管尺寸的不断缩小，传统的多晶硅栅极因为多晶硅耗尽效应、高电阻率、P型多晶硅中硼扩散及和高K栅介质不兼容等缺点，已经不能适应65nm技术节点以下的器件性能要求。首先，与大多数金属材料相比，多晶硅是以高电阻值的半导体材料所形成，这造成多晶硅栅极是以比金属栅极低的速率在操作。为了弥补高电阻与其相应的地操作速率，多晶硅材料通常需要大量的昂贵的硅化金属处理，使其操作速率可提升至可接受的范围。其次，多晶硅栅极极容易产生空乏效应(cbpletion effect)。严格来说，目前多晶硅的掺杂浓度很低，由于掺杂浓度的限制，当多晶硅栅极受到偏压时，缺乏载流子，使靠近多晶硅栅极与栅极介电层的界面上就容易产生空乏区。此空乏效应除了会使等效的栅极介电层厚度增加，又同时造成栅极电容值下降，进而导致元件驱动能力衰退等困境。因此，业界已逐渐采用金属栅极来替代传统的多晶硅栅极。然而，金属栅极的制备工艺面临诸多挑战，有必要提出金属栅极制备的改进工艺。
技术实现思路
本专利技术的目的在于提供一种，其工艺简单，性能良好，成本低。为实现上述目的，本专利技术是关于一种，其包括步骤步骤一应用传统的工艺流程制备多晶硅栅极并沉积适当厚度的层间介质层 (ILD，Interlayer Dielectric)；该多晶硅栅极具有位于下层的浮栅(refloating Gate)、 中间层的氧化物-氮化物-氧化物(ONO)及位于上层的控制栅(CG，Control Gate)；步骤二 利用化学机械抛光将层间介质层ILD磨平并停止在CG多晶硅表面；步骤三使用对OXIDE选择比很高的湿法刻蚀方法将CG多晶硅完全去除；步骤四在除去了 CG多晶硅的晶圆上沉积填充能力(gap fill)较好的金属层；步骤五利用CMP工艺将沉积的金属层磨平并停留在层间介质层表面。作为本专利技术的进一步改进，所述步骤一中CMP为过抛光(over-polish)，让CG多晶硅表面略高于层间介质层。作为本专利技术的进一步改进，所述步骤四中金属层将CG多晶硅被去除后的空间完全填满并高于层间介质层。作为本专利技术的进一步改进，所述步骤五中为了防止CG线之间的bridge，CMP为过抛光(over-polish)，使得金属层略低于层间介质层。本专利技术的有益效果是通过金属层置换CG多晶硅，改善了半导体元件的电阻率及性能。附图说明图1是本专利技术中步骤一的结构示意图；图2是本专利技术中步骤二的结构示意图；图3是本专利技术中步骤三的结构示意图；图4是本专利技术中步骤四的结构示意图；图5是本专利技术中步骤五的结构示意图。具体实施例方式请参阅图1，其揭示了本专利技术的步骤一应用传统的工艺流程形成多晶硅栅极并沉积适当厚度的层间介质层(ILD， Interlayer Dielectric).该多晶硅栅极沿高度方向具有三层结构，分别是下层的浮栅 (FG, Floating (kite)、中间层的氧化物-氮化物-氧化物(0N0，即中间的氮化物夹杂在上下两层氧化硅层之间)及位于上层的控制栅(CG，Control Gate)。请参阅图2，其揭示了本专利技术的步骤二 利用化学机械抛光(CMP，Chemical Mechanical Polishing)将层间介质层ILD磨平并停止在CG多晶硅表面。为了确保多晶硅表面的介质层被磨干净，本专利技术具有一定程度的过抛光(over-polish)，让CG多晶硅表面略高于层间介质层请参阅图3，其揭示本专利技术的步骤三使用对OXIDE选择比很高的湿法刻蚀方法将CG多晶硅完全去除。从图3中可以看到，CG多晶硅完全去除，0N0层暴露出来。请参阅图4，其揭示了本专利技术的步骤四在除去了 CG多晶硅的晶圆上沉积填充能力(gap fill)较好的金属层。从图中看出，其将CG多晶硅被去除后的空间完全填满并高于层间介质层。请参阅图5，其解释了本专利技术的步骤五利用CMP工艺将沉积的金属层磨平并停留在层间介质层表面。为了防止CG线之间的桥接，本专利技术进行了适当的过抛光(over-polish)，使得金属层略低于层间介质层。通过上述的步骤后，金属层成功替代了 CG多晶硅，形成了金属CG/0N0/re多晶硅的新结构。该方法可以用现有的半导体生产的设备实现，从而和目前的半导体工艺完美兼容。与传统的通过掺杂降低多晶硅电阻值的方法比较，本专利技术从根本上改变了多晶硅的局限性。此外，本专利技术省却了制作光罩的成本，且不需要快速热退火(RTA，Rapid Thermal Annealing)工艺，从而节约了成本并为半导体元件性能的进一步提升提供了空间。特别需要指出的是，本专利技术具体实施方式中仅以该半导体器件的失效分析方法作为示例，在实际应用中任何类型的半导体器件的失效分析方法均适用本专利技术揭示的原理。 对于本领域的普通技术人员来说，在本专利技术的教导下所作的针对本专利技术的等效变化，仍应包含在本专利技术权利要求所主张的范围中。权利要求1.一种，其特征在于其包括步骤步骤一制备多晶硅栅极并沉积适当厚度的层间介质层(ILD，Interlayer Dielectric)；该多晶硅栅极包括位于下层的浮栅(TO，Floating fete)、中间层的氧化物-氮化物-氧化物(ONO)及位于上层的控制栅(CG，Control Gate)；步骤二 利用化学机械抛光(Chemical Mechanical Polishing, CMP)将层间介质层磨平并停止在控制栅多晶硅表面；步骤三将控制栅的多晶硅通过刻蚀的方法去除；步骤四在除去了控制栅多晶硅的晶圆上沉积金属层。2.如权利要求1所述的，其特征在于，还包括步骤五利用化学机械抛光工艺将沉积的金属层磨平并停留在层间介质层表面。3.如权利要求2所述的，其特征在于，使用对氧化物选择比高的湿法刻蚀方法将控制栅的多晶硅完全去除。4.如权利要求3所述的，其特征在于，在除去了控制栅多晶硅的晶圆上沉积填充能力(gap fill)好的金属层。5.如权利要求1所述的，其特征在于，所述步骤一中化学机械抛光为过抛光(over-polish)，让控制栅多晶硅表面略高于层间介质层。6.如权利要求1所述的，其特征在于，所述步骤四中金属层将控制栅多晶硅被去除后的空间完全填满并高于层间介质层。7.如权利要求2所述的，其特征在于，所述步骤五中为了防止控制栅线之间的桥连，所述化学机械抛光工艺为过抛光(over-polish)，使得金属层略低于层间介质层。全文摘要本专利技术关于一种，其包括步骤步骤一应用传统的工艺流程制备多晶硅栅极并沉积适当厚度的层间介质层(ILD，Interlayer Dielectric)；该多晶硅栅极具有位于下层的浮栅(FG，Floating Gate)、中间层的氧化物-氮化物-氧化物(ONO)及位于上层的控制栅(CG，Control Gate)；步骤二利用化学机械抛光将层间介质层ILD磨平并停止在CG多晶硅表面；步骤三使用对OXIDE选择比很高的湿法刻蚀方法将CG多晶硅完全去除；步骤四在除去了CG多晶硅的晶圆上沉积填充能力(gap fill)较好的金属层；步骤五利用CMP工艺将沉积的金属层本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：余军，蔡建祥，顾勇，陈清，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：