本发明专利技术公开了一种高电压半导体元件，用于高电压应用，包括一掺杂源基极区、一N+源极区、一P+源极区和一栅极结构。此掺杂源基极区为P型。此N+源极区向下延伸入此掺杂源基极区。此P+源极区邻近此N+源极区并向下延伸入此掺杂源基极区，且相较于此掺杂源基极区是具有较重掺杂。此栅极结构耦接至此N+源极区且邻近此P+源极区。
【技术实现步骤摘要】
本专利技术是有关于一种高电压金属氧化物半导体(HV M0S)元件，且特别是有关于一种横向双扩散金属氧化物半导体(LD M0S)元件，用于增加安全操作区域。
技术介绍
运用一种双极性-CMOS (互补金属氧化物半导体)-DMOS (双扩散金属氧化物半导体)(以下简称“BCD”)的工艺，功率集成电路可作为高电压、高功率和高积体密度的应用。 在BCD工艺中，一种高电压N型MOS (HV NM0S)，例如横向双扩散N型MOS (LDNMOS)或扩展漏极N型MOS (EDNMOS)，于测量安全操作区域(SOA)的烧坏测试(burn-out test)方面是不佳。请参照图1，其绘示现有技术的HV LDNMOS元件10的剖面视图。HV LDNMOS元件 10包括两个LDNMOS晶体管IOA和10B。在以下的描述将针对LDNMOS晶体管IOA和IOB其中之一作说明，但其叙述是适用于说明两者而可互相参照。LDNMOS晶体管IOA包括工作件20。工作件20包括P型硅衬底21、N型埋层(NBL) 区22、外延生长硅层23、掺杂高电压N型阱(HV NW)区M以及场氧化层(FOX)隔离区251 和252。P型硅衬底21是提供为被NBL区22覆盖，NBL区22是由常见的方法所形成。在 NBL区22形成之后，外延生长硅层23沉积在NBL区22与P型硅衬底21之上，用以形成各种掺杂区域。例如，在外延生长硅层23形成之后，进行离子注入来形成掺杂HV NW区M，以及进行LOCOS工艺来形成FOX隔离区251和252。进行后续常见的工艺于工作件20当中形成掺杂NW区31、P型基极区15、N+漏极区32、N+源极区16、P+基极接触区17以及P+衬底主体区33。此外，栅极结构18以及金属接触351和352，是形成于工作件20的一上表面201之上。请参照图2，其绘示图1中HV LDNMOS元件10的上视图。图1中的剖面视图是由图2中位于剖切线A-A’的剖面而得。如图2所示，金属接触351包括多个部分3511、3512、3513........3514，金属接触351连接N+源极区16至P+基极接触区17用以形成源极端。金属接触352包括多个部分3521、3522........3523，金属接触352连接至N+漏极区32用以形成漏极端。P+基极接触区17设置于两个N+源极区16之间。栅极结构18设置于工作件20上。请参照图3和图4，其分别绘示图1中HV LDNMOS元件10的第一晶体管性能和第二晶体管性能。图3表示在栅极-源极电压Vgs的范围从2伏特至20伏特以电压间距为 1. 6364伏特逐步改变的情况下，在漏极-源极电压Vds范围从0至47伏特(χ轴)下所测试得的漏极-源极电流Idd(单位为安培)(y轴)的图形，其中HV LDNMOS元件10是配置为一电路包括LDNMOS晶体管IOA和IOB以并联连接。图4表示在栅极-源极电压Vgs的范围从2伏特至20伏特以电压间距为1. 6364 伏特逐步改变的情况下，在漏极-源极电压Vds范围从0至48伏特(χ轴)下所测试得的漏极-源极电流Idd(单位为安培)(y轴)的图形，其中HV LDNMOS元件10相同于图3的HVLDNMOS元件10。HV LDNMOS元件10在栅极-源极电压Vgs和漏极-源极电压Vds分别等于13. 1伏特和48伏特的操作点下烧坏。以图3和图4来看，HV LDNMOS元件10的SOA具有以下特性栅极-源极电压Vgs的安全操作范围为0至20伏特，漏极-源极电压Vds的安全操作范围为0至47伏特。HV LDNMOS元件10具有其它特性在栅极-源极电压Vgs和漏极-源极电压Vds 分别等于5伏特和0. 2伏特的操作点下，接通电阻Ron为98mQ-mm2。阈值电压为1. 39伏特。零栅极电压漏极电流Ioff为27pA。在栅极-源极电压Vgs和漏极电流Idd分别等于 0禾口 1 μ A的操作点下，漏极-源极电压其击穿电压Vbd为58. 7伏特。在栅极-源极电压 Vgs和漏极-源极电压Vds分别等于20伏特和40伏特的操作点下，饱和漏极电流Idsat为 18mA。HV LDNMOS元件10可用于功率电子应用，例如IXD驱动器、功率转换以及消费性音响。高电压应力和高电流应力经常发生于此些应用的切换电路中。因此，必须进一步改善 HV LDNMOS 元件 10 的 SOA。
技术实现思路
本专利技术是有关于通过降低寄生双载子结晶体管的基极电阻以及热空穴电流聚集， 来加宽HV LDNMOS元件的SOA。根据实施例的一方面，提出一种半导体元件。该半导体元件包括一掺杂源基极区、 一 N+源极区、一 P+源极区和一栅极结构。该掺杂源基极区是P型。该N+源极区向下延伸入该掺杂源基极区。该P+源极区邻近该N+源极区，并向下延伸入该掺杂源基极区，且相较于该掺杂源基极区是具有较重掺杂。该栅极结构耦接至该N+源极区且邻近该P+源极区。根据实施例的另一方面，提出一种半导体元件。该半导体元件包括一掺杂源基极区、一 N+源极区、一 P+源极区和一栅极结构。该掺杂源基极区是P型。该N+源极区设置于该掺杂源基极区中。该P+源极区邻近该N+源极区，并设置于该掺杂源基极区中，且相较于该掺杂源基极区是具有较重掺杂。该栅极结构邻近该P+源极区。根据实施例的再一方面，提出一种半导体元件。该半导体元件包括一掺杂源基极区、一 P+源极区、一 N+源极区和一栅极结构。该掺杂源基极区是N型。该P+源极区设置于该掺杂源基极区中。该N+源极区邻近该P+源极区，并设置于该掺杂源基极区中，且相较于该掺杂源基极区是具有较重掺杂。该栅极结构邻近该N+源极区。为了对实施例的上述及其它方面有更佳的了解，下文特举较佳实施例子，并配合所附图式，作详细说明如下。附图说明图1绘示现有技术的HV LDNMOS元件的剖面视图。图2绘示图1中HV LDNMOS元件10的上视图。图3和图4分别绘示图1中HV LDNMOS元件的第一晶体管性能和第二晶体管性能。图5绘示根据第一实施例的半导体元件的上视图。图6和图7分别绘示图5中半导体元件的第一剖面视图和第二剖面视图。图8绘示图5中半导体元件的晶体管性能。5图9绘示根据第二实施例的半导体元件的上视图。主要元件符号说明10 :HV LDNMOS 元件10A、10B :LDW0S 晶体管15 =P型基极区16 =N+ 源极区17 =P+基极接触区18 栅极结构20、50 工作件201、501 上表面21 =P型硅衬底22 :N 型埋层(NBL)区23 外延生长硅层24 掺杂高电压N型阱(HV NW)区251、252 场氧化层(FO)O隔离区31:掺杂 NW 区32、62:N+漏极区33 =P+衬底主体区；351、；352、651、652 金属接触3511、3512、3513、......>3514 金属接触 351 的多个部分3521,3522,......>3523 金属接触352的多个部分40、40A、40B、70、70A、70B 半导体元件40A1、40B1 :N 型晶体管41 源极42 漏极446 侧壁45 掺杂源基极区46 =N+ 源极区461、462、463、464、761、762、763、764、7本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：黄学义，黄胤富，连士进，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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