本发明专利技术公开了一种存储系统的各种实施例。在一个示例性实施例中，存储系统可以包括：半导体存储装置，被配置为在读取操作中产生要经由多个数据输入/输出端子传送的数据组的列方向和行方向上的错误检查信号，并将错误检查信号与数据组一起输出；以及存储控制器，被配置为控制半导体存储装置的数据读取/写入操作，通过在写入操作中执行在要传送的数据组的列方向和行方向上的错误检查来产生错误检查信号，并将错误检查信号与数据组一起提供给半导体存储装置。
【技术实现步骤摘要】
本专利技术总体而言涉及数据错误检查，更具体而言涉及数据错误检查电路、数据错误检查方法、使用数据错误检查功能的数据传输方法、使用数据错误检查功能的半导体存储装置和存储系统。
技术介绍
典型的半导体电路可以具有用于检查在数据中是否发生了错误的错误检查功能， 以便改善高速数据传输的数据可靠性。一种典型的错误检查方法是循环冗余检查(CRC， cyclic redundancy check)功會旨。图1是一种具有传统的CRC功能的典型半导体电路的图示，其中经由各个数据输入/输出端子DQO至DQ7在十个单位时间间隔(ULunitintervals)内执行数据传输。在这十个单位时间间隔中，将八个单位时间间隔(或表示成BL8(突发长度(Burst Length) = 8))分配给8比特的数据，将紧接着这八个单位时间间隔的第九个单位时间间隔分配给1比特的CRC值(CRC_0至CRC_7)，并分配了实际上不使用的第十个单位时间间隔。 可以将第十个单位时间间隔固定为逻辑高值‘1’。根据现有技术，这种典型的半导体电路的CRC逻辑例如必须表达成诸如P(X)= x"8+x"5+x"3+x"2+x+l的多项式形式，以便检测多比特错误，诸如单比特错误、双比特错误或三比特错误。为了配置这种CRC逻辑，总共需要3 个2输入异或门和42个多项式方程式，造成电路面积的增加。另外，最终的CRC值是通过传输经过六级异或门路径而计算的，造成了六级门延迟。根据现有技术的典型半导体电路具有的一个问题是，电路面积和错误检查时间因 CRC逻辑所要求的方程式的原因而增加。
技术实现思路
因此，需要一种可以解决上述问题的改进的半导体电路。但是应当理解的是，本专利技术的一些方面并不一定要解决这种问题。在以下的描述中，某些方面和具体实施例将会清楚。应当理解的是，这些方面和实施例仅仅是示例性的，从广义上而言，在不具有这些方面和实施例的一个或更多个特征的情况下仍可以实施本专利技术。在一个示例性实施例中，提出了一种数据错误检查电路，所述数据错误检查电路被配置为通过对列数据集执行错误检查来产生错误检查信号，其中所述集包括经由多个数据输入/输出端子而输入/输出的多个数据段。在另一个示例性实施例中，提出了一种数据错误检查方法，所述方法包括以下步骤在时钟信号的每半个周期对经由多个输入端子连续输入的数据执行第一错误检查；在时钟信号的每半个周期对经由所述多个输入端子输入的数据执行第二错误检查；以及根据第一错误检查的结果和第二错误检查的结果来确定在数据中是否发生了错误。在另一个示例性实施例中，提出了一种数据传输方法，所述方法包括以下步骤对准备用于外部传输的多个数据段的列数据集和行数据集执行错误检查来产生错误检查信号；以及通过将错误检查信号设置到分配给列数据集的多个单位时间间隔中来执行数据传输。在另一个示例性实施例中，提出了一种半导体存储装置，所述半导体存储装置包括错误检查电路，被配置为通过执行在数据组的列方向上和行方向上的错误检查操作来产生错误检查信号；输入/输出电路，被配置为将错误检查信号设置到分配给数据组的单位时间间隔内，并传送错误检查信号；以及核心模块，所述核心模块包括用于记录数据组的存储区域。在另一个示例性实施例中，提出了一种存储系统，所述存储系统包括半导体存储装置，被配置为在读取操作中产生在要经由多个数据输入/输出端子而传送的数据组的列方向上和行方向上的错误检查信号，并将错误检查信号与数据组一起输出；以及存储控制器，被配置为控制半导体存储装置的数据读取/写入操作，通过在写入操作中执行在要传送的数据组的列方向上和行方向上的错误检查来产生错误检查信号，并将错误检查信号与数据组一起提供给半导体存储装置。附图说明合并在本说明书中并构成本说明书的一部分的附图解释根据本专利技术的多种实施例，并且与说明书描述一起用于解释本专利技术的原理。图1是使用典型的错误检查功能的数据传输的时序图；图2是根据一个示例性实施例的使用错误检查功能的数据传输的时序图；图3是根据一个示例性实施例的错误检查信号发生电路的电路图；图4是根据一个示例性实施例的存储系统的框图；以及图5是说明根据一个示例性实施例的图4所示的错误检查电路的内部配置的框图。具体实施例方式现在将详细参考根据本专利技术的示例性实施例和附图中所图示的实例。只要有可能，在全部的附图中将使用相同的附图标记来表示相同或相似的部件。根据一个示例性实施例，对经由数据输入/输出端子DQO至DQ7而传送的数据执行列方向上的第一错误检查和行方向上的第二错误检查以产生相应的错误检查信号，并经由数据总线将错误检查信号传送到外部。典型地，为错误检查信号分配一个单位时间间隔。即，如图1所示，使用五个时钟信号CLK以便传输8比特的数据和1比特的错误检查信号。因此，由于两个单位时间间隔被分配给一个时钟信号，因此在典型的实践中第十个单位时间间隔是冗余的。在此方面，根据一个实施例，使用预定的单位时间间隔和冗余的单位时间间隔来传输两种错误检查信号。S卩，如图2所示，根据一个实施例，可以在十个单位时间间隔(UI)内经由各个数据输入/输出端子DQO至DQ7来执行包括错误检查功能(即CRC功能)的数据传输。在这十个单位时间间隔中，将八个单位时间间隔(也表示成BL8 (突发长度=8)) 分配给数据，可以将紧接着这八个单位时间间隔的第九个单位时间间隔分配给1比特的列错误检查信号(CRC_c<0:7>)，并将第十个单位时间间隔分配给1比特的行错误检查信号 (CRC_r<0 7 。在上述实施例中，可以将1比特的行错误检查信号(CRC_r<0:7>)分配给第十个单位时间间隔。但是，也可以将1比特的行错误检查信号(CRC_r<0:7>)分配给第九个单位时间间隔，并将1比特的列错误检查信号(CRC_c<0:7>)分配给第十个单位时间间隔。可以通过对数据输入/输出端子DQO至DQ7的列方向上的数据集q00至q07、ql0 至ql7.....q70至q77执行错误检查来产生列错误检查信号(CRC_c<0:7>)。可以通过对数据输入/输出端子DQO至DQ7的行方向上的数据集q00至q70、q01 至q71.....q07至q77执行错误检查来产生行错误检查信号(CRC_r<0 7>)。在下文，将描述通过执行列方向和行方向上的错误检查来产生列错误检查信号 (CRC_c<0:7>)和行错误检查信号(CRC_r<0:7>)的错误检查信号发生电路。根据一个示例性实施例的错误检查信号发生电路314即CRC逻辑，包括第一发生单元315和第二发生单元316。第一发生单元315可以被配置为通过对数据输入/输出端子DQO至DQ7的列方向上的数据集q00至q07、qlO至ql7.....q70至q77执行错误检查来产生列错误检查信号(CRC_c<0 7 。第一发生单元315可以被配置为通过对数据输入/输出端子DQO至DQ7的列方向上的各个数据集q00至q07、qlO至ql7.....q70至q77的所有数据执行异或运算来产生列错误检查信号(CRC_c<0:7>)。第一发生单元315可以包括总共56个2输入异或本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：李仲缟，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：
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