半导体器件及其制造方法技术

一种半导体器件，提供了一种半导体器件及其制造方法，该半导体器件包括：半导体衬底；浅沟槽隔离，嵌于半导体衬底中，且形成至少一个半导体开口区；沟道区，位于半导体开口区内；栅堆叠，包括栅介质层和栅极导体层，位于沟道区上方；源/漏区，位于沟道区的两侧，源/漏区包括相对分布于栅堆叠的两侧、且与浅沟槽隔离邻接的第一晶种层；其中，浅沟槽隔离的上表面高于或足够接近于源/漏区的上表面。该半导体器件及其制造方法可增强沟道区应力从而提高器件性能。

【技术实现步骤摘要】

本专利技术涉及一种，特别地涉及一种MOSFET (金属氧化物半导体场效应晶体管)及其制造方法，其中，该MOSFET具有增强的源/漏应力层以及自对准浅沟槽隔离(STI)侧墙。
技术介绍
过去数十年间，集成电路的发展几乎严格遵循着由Intel创始人之一戈登摩尔提出的著名的摩尔定律集成电路(ICs)上可容纳的晶体管数目，约每18个月增加一倍，性能也提升一倍。这主要是由IC尺寸持续缩小(scaling-down)来实现的，特别是在数字电路中最常使用的MOSFET的特征尺寸，也即沟道长度或者栅极间距(pitch)不断缩减，与集成工艺、小尺寸封装、可测试性设计等等技术一起使得同一晶圆上可制造的IC数目剧增，从而使得均摊到单颗封装测试后的IC上的制造成本锐减。在集成电路的制造中，不同的晶体管之间需进行隔离。目前普遍采用的是延伸到衬底中的浅沟槽隔离(Shallow Trench Isolation，STI)，该结构同样也有利于普通CMOS的制备。参见附图1A，显示了一个现有的MOSFET结构。该MOSFET的制造过程主要包括在硅衬底1上掩模刻蚀形成沟槽，淀积沟槽氧化层形成STI 2，淀积栅介质层3本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，尹海洲，骆志炯，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：