本发明专利技术的实施方式提供一种半导体器件及其制造方法。在MOS型半导体器件的制造方法中，在作为Si层的一部分且被源极/漏极区域夹着的沟道区域上隔着栅极绝缘膜形成栅极电极，之后至少在源极/漏极区域上生长以Ge为主成分的膜，接着通过使以Ge为主成分的膜与金属进行反应，形成深度方向的接合位置与以Ge为主成分的膜的生长界面相同的金属间化合物膜。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种在源极/漏极区域(S/D)形成有金属间化合物的MOS型。
技术介绍
在以Fin-FET、Tri-gate MOSFET为代表的立体结构MOSFET的S/D部形成工序中， 随着微细化的进展明显存在如下问题难以确保基于离子注入的注入杂质分布控制性；以及非结晶(amorphous)化的薄膜翅片(Fin)部的再结晶化困难。针对这些问题，提出了不需要伴随非晶化程度的高剂量离子注入的金属S/ D-MOSFET(例如，日本特开2006-100600号公报)。在该金属S/D-M0SFET中，通过硅化物 (例如，NiSi、Ni(Pt)Si)来形成S/D部以及扩展(extension)部。但是，决定MOSFET的电流驱动能力以及抗短沟道效应的扩展部和栅极的重叠长度，不论其重要性如何都一直未进行积极的控制。另外，在S/D部中由于镍(Ni)的堆积量、反应时的温度偏差等影响，控制Ni的扩散也变得困难。特别是，在翅片宽度小于等于30nm的区域中，所形成的硅化物膜厚的控制变得更困难，产生有将翅片本体完全地硅化的问题。当将翅片体完全地硅化时，由于从沟道向由硅化物形成的漏极部的电流路径受到限制，寄生电阻增大，从而导致大幅度的电流驱动力劣化。而且，在使用了 SOI基板的系统中，局部地引起与起因于BOX层的低热传导率的热梯度相伴的异常生长、凝聚，硅化物膜厚以及栅极重叠长度的控制极为困难。专利文献1 日本特开2006-100600号公报
技术实现思路
本专利技术的目的在于提供一种能够控制形成在S/D部的金属间化合物膜的膜厚、能够实现寄生电阻的降低的MOS型。另外，本专利技术的一个实施方式的半导体器件的制造方法，其特征在于，包括如下工序在作为Si层的一部分且由源极/漏极区域夹着的沟道区域上，隔着栅极绝缘膜形成栅极电极；至少在上述源极/漏极区域上生长以Ge为主成分的膜；以及通过使上述以Ge为主成分的膜与金属进行反应，形成深度方向的接合位置与上述以Ge为主成分的膜的生长界面相同的金属间化合物膜。另外，本专利技术的另一个方式的半导体器件，其特征在于，具备Si层；栅极电极，隔着栅极绝缘膜形成于Si层上的一部分；源极/漏极区域，夹着上述栅极电极下的沟道区域形成于上述Si层；以及Ge与金属的金属间化合物膜，形成在上述源极/漏极区域上，离上述Si层越远上述栅极电极侧的端面与上述栅极电极之间的距离越长。根据本专利技术，能够控制形成在S/D部的金属间化合物膜的膜厚，能够实现寄生电阻的降低。附图说明图1是表示第1实施方式的MOSFET的概要结构的截面图。图2是表示热处理温度和锗化合物的形成状态的显微镜照片。图3是表示热处理温度与薄膜电阻的关系的图。图4是表示热处理时间和锗化合物的形成状态的显微镜照片。图5是表示热处理时间与薄膜电阻的关系的图。图6是表示形成在Si层上的硅化物层的形状的截面图。图7是表示形成在Si层上的锗化物层的形状的截面图。图8是表示在S/D部和沟道部的Si层的形状的截面图。图9是表示第1实施方式的MOSFET的制造工序的截面图。图10是表示第1实施方式的MOSFET的制造工序的截面图。图11是表示第1实施方式的MOSFET的制造工序的截面图。图12是表示第1实施方式的MOSFET的制造工序的截面图。图13是表示第1实施方式的MOSFET的制造工序的截面图。图14是表示第3实施方式的MOSFET的概要结构的截面图。图15是表示第3实施方式的MOSFET的制造工序的截面图。图16是表示第3实施方式的MOSFET的制造工序的截面图。图17是表示第3实施方式的MOSFET的制造工序的截面图。图18是表示第3实施方式的MOSFET的制造工序的截面图。图19是表示第5实施方式的MOSFET的概要结构的截面图。图20是表示本专利技术的变形例的MOSFET的概要结构的截面图。图21是表示本专利技术的变形例的MOSFET的概要结构的截面图。具体实施例方式下面，通过图示的实施方式来说明本专利技术的详细情况。(第1实施方式)在本实施方式中，表示使用了 SOI (Silicon On hsulator 绝缘体上硅)基板的 的例子。SOI基板的SOI层膜厚例如设为50nm。针对上述的问题，在本实施方式中，在扩展部以及S/D部外延生长Ge或者高( 浓度SiGe。在此基础上，与以往方法相同地，例如通过堆积Ni并进行热处理来进行锗化 (Germanidation)、即形成金属间化合物(NiGe)。利用Ni在Ge中以及Si中的扩散系数的不同、以及锗化合物(Germanide)和硅化物(Silicide)的形成温度域的不同而选择性地形成锗化合物，从而进行金属S/D、扩展部的控制。未反应Ni是通过HCl药液处理而去除的。 通过本方法解决了导致将翅片本体完全地硅化的问题，能够实现寄生电阻的降低。图1(a) (d)是表示本实施方式的Tri-gate MOSFET的概要结构的截面图。图 1(a)是沿着Si翅片的延长方向的截面图，图1(b)是图1(a)的向视B_B’方向截面图，图 1(c)是图1(a)的向视C-C’方向截面图，图1(d)是图1(a)的向视D_D’方向截面图。图中的11表示SOI基板的支撑基板，12表示SOI基板的嵌入绝缘膜，13表示SOI基板的Si层， 14表示栅极绝缘膜，15表示栅极电极，16表示侧壁绝缘膜，17表示MGe层(金属间化合物膜)。SOI基板的Si层13形成为多个翅片状，在与这些Si层13正交的方向形成有多个栅极电极15。栅极电极15由多晶Si形成，形成为覆盖Si层13的两侧面以及上表面。而且，在栅极电极15与Si层13之间形成有Si氧化膜等栅极绝缘膜14。在栅极电极15的侧面形成有由Si氧化膜等构成的栅极侧壁绝缘膜16。以夹着由栅极电极15包围的Si层13的沟道区域的方式在Si层13形成有源极/漏极区域(S/ D部)。在该S/D部的表面形成有NiGe层17。这里，NiGe层17只形成在Si层13的表面部，栅极电极15侧的端面具有以结晶的面方位决定的晶面(facet)。另外，在形成本方法的S/D部以及扩展部时应用基于在NiGe层17的形成之后向 NiGe层17的离子注入以及低温下的活性化退火的方法。因为在形成NiGe层17之后进行离子注入，因此解决了非晶化的问题。但是，在不明显存在由扩展离子注入引起的非晶化问题的情况下，向扩展部的离子注入也可以在形成NiGe层17之前。在任意方法中，因为NiGe和Si中的杂质的固溶限度以及扩散系数不同，在活性化退火时、或者锗化物(Germanide)化反应时杂质在NiGe/Si界面偏析且活性化率高，能够形成陡峭的接合界面。本专利技术人通过实验确认了在面方位(100)或者(110)的Si基板之上形成有30nm 的Ge层的试料中，选择性地形成锗化合物的温度区域。在图2(a) (c)中表示以不同的温度对上述试料进行热处理时的显微镜照片。图2 (a)是在Si基板上形成有Ge层的状态。以250°C对Ge层上形成有Ni层的该试料进行热处理的情况下，如图2(b)所示，Ge和Ni基本不反应。与此相对，在以300°C 进行热处理的情况下，如图2(c)所示，全部的Ge用于锗化，Ge和Ni进行反应而形成NiGe 层。此时，Ni和Si基本不反应。这是因为本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：池田圭司，手塚勉，守山佳彦，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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