本发明专利技术涉及一种存储器电路，其包括具有第一相变存储器（ＰＣＭ）器件和耦合到该第一ＰＣＭ器件的第二ＰＣＭ器件的分压器。在一个实施例中，该第一ＰＣＭ器件在设置电阻态，并且该第二ＰＣＭ器件在复位电阻态。同样，在一个实施例中，该分压器进一步包括耦合到该第一ＰＣＭ器件的第一开关与耦合到该第一开关和该第二ＰＣＭ器件的第二开关。在一个实施例中，存储器电路进一步包括耦合到该分压器的半锁存器以及耦合到该半锁存器和该分压器的级联晶体管。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储器电路。
技术介绍
可编程逻辑器件(PLD)(有时也称为复杂PLD (CPLD)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场PLA (FPLA)、可擦写PLD (EPLD)、电可擦写PLD (EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)，或其它名字)是提供具有定制IC灵活性的固定IC优点的公知的集成电路(IC)。这样的器件通常提供具有可编程从而符合用户特定需要的至少一部分的“现货供应”器件。专用集成电路(ASIC)传统为固定IC。然而，提供具有可编程的部分或多个部分的ASIC是可能的。所以，IC器件可能具有ASIC和PLD的性质。本文使用的术语PLD应视为足够广泛，从而包括这样的器件。PLD具有可编程或重编程的配置元件。放置新数据到配置元件编程或重编程PLD 的逻辑功能和相关路由路径。现场可编程的配置元件经常实施为随机存取存储器(RAM)单元，其在PLD中有时称为“配置RAM”(CRAM)。CRAM通常实施为6晶体管静态RAM(6T_SRAM)。 所以，CRAM通常指代SRAM。同样，术语CRAM在此用来指代实施为SRAM的配置存储器。CRAM承受许多缺点。第一，它们易受软错误影响(有时称为“一次(one-off)错误”。在组成元件尺寸减小或在施加到组成元件的电压(例如，Vcc)减小时软错误率(SER) 增加。结果，软错误限制CRAM中使用的组成元件的尺寸的减小或施加到它的组成元件的电压。因此，使用更大组成元件和更高的施加电压。此外，有时，使用向器件添加更大电容的版图，这使CRAM更不易受软错误影响。这使版图处理复杂。第二，由于CRAM是易失性存储器，因此每当PLD通电，配置数据必然被加载并且被存储在CRAM中。这导致在配置PLD时的不希望的延迟。一种纠正在CRAM中软错误的方式是重加载配置数据。然而，这需要中断PLD的操作。纠正软错误的另一技术是使用多重冗余(例如，三重冗余)。这又需要使用更大的CRAM 块。另外，这些方法都需要使用错误检测方法。
技术实现思路
在一个方面中，本专利技术的实施例提供存储器电路，其包含具有第一相变存储器 (PCM)器件和耦合到所述第一 PCM器件的第二 PCM器件的分压器。在一个实施例中，所述第一 PCM器件在设置电阻态，并且所述第二 PCM器件在复位电阻态。同样，在一个实施例中， 所述分压器进一步包括耦合到所述第一 PCM器件的第一开关和耦合到所述第一开关和所述第二 PCM器件的第二开关。在一个实施例中，所述存储器电路进一步包括耦合到所述分压器的半锁存器以及耦合到所述半锁存器和所述分压器的级联晶体管。由于本专利技术的存储器电路的实施例使用PCM器件存储数据，因此它比CRAM更不易受软错误影响。此外，本专利技术的存储器电路的实施例为非易失性的，并减小配置时间。与提出的分布式配置PCM(CPCM)存储器单元相比，外部闪存存储器和内部块存储器都具有缓慢的配置时间。 附图说明本专利技术的新颖特征在随附的权利要求中阐述。然而，为了解释目的，本专利技术具体实施例的若干方面参考下面附图进行描述。图1是本专利技术的存储器电路的一个实施例的框图。图2是本专利技术的存储器电路的另一实施例的详图。图3A和:3B是用于对图1和2的存储器电路中相变存储器件进行编程的示例性时序图。图4图示包括其中可实施根据本专利技术实施例的存储器电路的示例性PLD的示例性数据处理系统。具体实施例方式提供下面的描述从而使本领域技术人员能够实现和使用本专利技术，并且在特别应用和它们的需求的背景下提供。对示例性实施例的各种修改对于本领域技术人员容易明显， 并且本文定义的一般原理可以应用于其它实施例和应用而不脱离本专利技术的精神和范围。所以，不希望将本专利技术限于示出的实施例，而是符合与本文公开的原理和特征一致的最广泛范围。图1是本专利技术的存储器电路的一个实施例的框图。在图1中，存储器电路100包括地址线开关110、分压器120、读取线开关130、半锁存器140、级联晶体管150(半锁存器 140加级联晶体管150的结合在此可称为感测放大器)和传输门(pass gate) 160。例如， 传输门160可以用来配置查询表(LUT)，或连接用于全局路由的两条金属互连线。注意存储器电路100可以被定义为不含传输门160。可替换地，存储器电路100可以被定义为不含地址线开关110和传输门160。同样注意存储器电路例如存储器电路100有时称为非易失性存储器单元。分压器120包括串联耦合的PCM器件121、开关122和128和PCM器件127，如图1 中所示。PCM器件121和开关122可以在此分别称为顶PCM器件121和顶开关122。相似地，PCM器件127和开关1 可在此分别称为底PCM器件127和底开关128。在一个实施例中，半锁存器140是互补金属氧化物半导体(CMOS)反相器，其包括ρ 沟道金属氧化物半导体(PM0Q晶体管141和η沟道金属氧化物半导体(NMOQ晶体管142。在一个实施例中，地址线开关110、读取线开关130、开关122和128，以及传输门 160全部是NMOS晶体管，而级联晶体管150是PMOS晶体管。在一个实施例中，开关122和 128是相同尺寸的匪OS晶体管。在一个实施例中，地址线(AL)信号和读取线(RL)信号分别控制地址线开关110 和读取线开关130的状态。数据线(DL)信号是输入到地址线开关110的信号。注意DL电压和DL电流都输入到地址线开关110。顶选择线(TSL)信号和底选择线(BSL)信号分别控制顶开关122和底开关1 的状态。感测电压(SV)信号被施加到顶PCM器件121的一个端子，如在图1中示出。过驱动电压(OV)信号被施加到半锁存器140和级联晶体管150，如在图1中示出。OV定义为施加到给定技术的栅极氧化物两端的最大可靠电压。OV是Vcc加Vod的和，其中Vod取决于晶体管160的氧化物厚度，并表示除Vcc之外允许晶体管160 使全部电压信号Vcc从漏极经过到源极而没有Vt压降(其中Vt表示晶体管的阈值电压) 所需要的电压。即，OV = Vcc+Vod。在一个实施例中，PCM器件121和PCM器件127中每个都是具有柱形(pillar)单元结构的PCM器件。同样在一个实施例中，PCM器件121和PCM器件127中每个都是包括第一层和连接到第一层的第二层的PCM器件。在一个实施例中，第一层包括氮化钛(TiN)层。 这样的第一层可以在此被称为TiN层。第二层包括共同称为GST的锗(Ge)、锑(Sb)和碲 (Te)与氮(N)的硫属合金(chalcogenide alloy)层。这样的第二层在此可以被称为GST:N 层。在一个实施例中，PCM器件121的TiN层被耦合到金属触点，该金属触点被耦合到SV， 并且PCM器件121的GST:N层被耦合到可在此称为W塞的钨(W)制作的触点。该W塞又被耦合到顶开关122的漏极。同样，在一个实施例中，PCM器件127的TiN层被耦合到金属触点，该金属触点被耦合到地，并且PCM器件127的GST:N层被耦合到W塞。该W塞又耦合到底开关128的漏极。注意柱形单元结构需要比一些其它单元结构更小的面积。在另一实施例中，PCM器件可以具有本文档来自技高网...
【技术保护点】
１．一种存储器电路，包含：分压器，包括：第一相变存储器ＰＣＭ器件；和耦合到所述第一相变存储器ＰＣＭ器件的第二相变存储器ＰＣＭ器件。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：P·J·麦克尔赫尼，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US
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