半导体存储装置及其驱动方法制造方法及图纸

本发明专利技术涉及半导体存储装置及其驱动方法。在具有存储元件的半导体存储装置的改写中，从公用线侧也施加电压脉冲，故无法高速动作。半导体存储装置具有：存储单元阵列（100），矩阵状排列多个将二端子型的存储元件R和选择用的晶体管Q串连而成的存储单元；第一电压施加电路（101），对位线施加改写电压脉冲；第二电压施加电路（102），对位线及公用线施加预充电电压，其中在存储单元改写时，第二电压施加电路（102）预先将存储单元两端预充电为同一电压后，第一电压施加电路（101）将改写电压脉冲经位线施加在改写对象的存储单元的一端，并且在施加该改写电压脉冲期间，维持第二电压施加电路（102）经公用线对该存储单元另一端施加该预充电电压。

【技术实现步骤摘要】

本专利技术涉及，更详细地说，涉及通过施加电压脉冲来改写存储为存储单元的可变电阻元件的电阻状态的信息的。
技术介绍
近年来，广泛研究代替闪存的新型的非易失性半导体存储装置。其中，利用了通过对过渡金属氧化物等可变电阻体膜施加电压来使电阻发生变化这一现象的RRAM，在微细化界限方面比闪存有利，此外，能够进行高速的数据改写，因而正被广泛研究开发。作为使用RRAM的存储单元阵列的结构，以往使用日本特开2002-151661号公报示出的ITlR型的存储单元阵列，S卩，通过在存储单元的可变电阻元件上串联连接单元选择用的晶体管，由此，能够限制在对在所选择的存储单元的可变电阻元件中存储的信息进行改写、读取时在非选择的存储单元中流动的漏泄电流以及寄生电流。图8中示出以往使用的RRAM的单元阵列结构。在存储单元阵列200中，作为可变电阻元件，在列方向(图中横向)和行方向(图中纵向)呈矩阵状排列有Rll I nl、R12 foi2、·· ^Rlm Rnm，另外，作为单元选择用的晶体管，在列方向(图中横向)和行方向(图中纵向)呈矩阵状排列有Qll Qnl、Q12 Qn2、■…、Qlm Qnm。在各个存储单元中，可变电阻元件的一端和晶体管的一端连接在一起，另外，排列成同一列的存储单元的可变电阻元件的另一端分别与在列方向延伸的位线BLl BLm连接，排列成同一行的存储单元的晶体管的另一端与所有存储单元共用的公用线CML上，在排列成同一行的存储单元的晶体管的栅极端子上分别连接有在行方向上延伸的字线WLl WLn。从外部供给用于提供改写电压的电源线Vl以及V2，经由改写电压施加电路201的晶体管对位线BLl BLm施加电源线Vl的电压，经由改写电压施加电路201的晶体管对公用线CML施加电源线V2的电压。另外，经由初始化电路202的晶体管，使位线BLl BLm 和公用线CML短路，从公用线侧对位线施加电压，从而利用位线以及与该位线连接的可变电阻元件间的布线的寄生电容的影响，能够对以前的成为改写动作电压状态的位线电压进行初始化。图9示出对图8的可变电阻元件Rll进行改写时的时序图。以后，将使可变电阻元件的电阻状态低电阻化并使在存储单元流动的电流增大的动作称为设置(写入)，将使可变电阻元件的电阻状态高电阻化并使在存储单元流动的电流减小的动作称为复位(擦除)。 设置、复位的定义当然也可以颠倒过来。另外，将该设置、复位合在一起称为改写。在时刻tl，若在设置时则将字线WLl上升到电压V·(代表值4V)，若在复位时，则将字线WLl上升到电压Vwui (代表值6V)，之后，在时刻t2，使Φ0、Φ 11、Φ 22 Φ ^ii上升， 进行初始化动作。即，经由改写电压施加电路201的晶体管对所选择的位线BLl施加电源线Vl的电压，另外，对公用线CML施加电源线V2的电压，进而，经由初始化电路202的晶体管，对非选择的位线BL2 BLm施加与公用线CML相同的电压，对非选择位线的电压进行初始化。此时，电源线Vl以及V2的电压是相同的初始化电压Vpke (代表值1.5V)，其结果是，公用线CML和所有位线BLl BLm被预充电到相同的电压VPKE。然后，在时刻t4 t5期间，对电源线Vl以及V2施加改写电压脉冲。S卩，在设置时，使电源线Vl变化为电压Vset (代表值3V)，使电源线V2变化为GND，电流从所选择的位线BLl经由Rll、Qll流向公用线CML。另一方面，在复位时，使电源线Vl变化为GND，使电源线V2变化为电压Vkst (代表值3V)，电流从公用线CML经由Qll、Rll流向所选择的位线 BLl。在图8所示的阵列结构中，虽然能够使可变电阻元件的电阻值变化，但是，产生不能够在时间宽度短的电压脉冲下进行动作、即不能够高速动作的问题。下面说明其理由。为了使可变电阻元件发生电阻变化，必须在恒定时间的期间施加恒定以上的电压。为了满足该条件，需要设定时刻t4和t5的间隔At。图10示意性地示出了在将Δ t=8ns的电压脉冲施加在公用线上的情况下在可变电阻元件的一端上施加的电压脉冲的电压变化。电压变化的速度根据被驱动的布线所具有的寄生电阻以及寄生电容的大小而变化。图10 (a)以及(b)示出公用线的寄生电阻以及寄生电容分别为50 Ω、10pF、由该寄生电阻和该寄生电容决定的时间常数RC为0. 5ns的情况下在可变电阻元件的一端施加的电压脉冲的波形。图10 (c)以及(d)示出公用线的寄生电阻以及寄生电容分别为250 Ω、50pF、由该寄生电阻和该寄生电容确定的时间常数 RC为12. 5ns的情况下在可变电阻元件的一端施加的电压脉冲的波形。特别是，在时刻t4 的瞬间，与Φ22 Φ^ιι的非选择位线连接的预充电用晶体管导通，因而，对于附属于被驱动的布线的寄生电阻以及寄生电容来说，除了公用线本身具有的寄生电阻以及寄生电容外，还附加了非选择位线具有寄生电阻以及寄生电容，所以变得非常大(寄生电阻的代表值 300 Ω、寄生电容的代表值IOOpF)。因此，在可变电阻元件的一端施加的电压脉冲的电压变化无法成为如图10 (a)或 (b)所示那样的高速变化，而如图10 (c)或(d)那样变得极其慢，在时间间隔At短而不充分的情况下，能够产生不达到Vkst Vset而没有使可变电阻元件的电阻发生变化的情况。为了避免这种问题，不得不使At充分长。
技术实现思路
因此，本专利技术目的在于提供解决难以利用公用线侧的寄生电阻来将短时间的电压脉冲施加在存储元件上的问题并且能够进行高速动作的半导体存储装置。用于达到上述目的的本专利技术的半导体存储装置的第一特征在于，具有存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；字线，在行方向上延伸，并且，将排列成同一行的所述存储单元的所述单元晶体管的所述控制端子彼此分别连接；位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述输入输出端子的一个端子彼此连接；公用线，在行方向或列方向上延伸，并且，将所述存储单元的所述输入输出端子的另一个端子彼此连接；字线电压施加电路，在存储于所述存储元件的信息的改写中，对与被选择为改写对象的所述存储单元连接的字线施加电压；第一电压施加电路，对与所述选择的存储单元连接的所述位线施加改写电压；第二电压施加电路，在施加所述改写电压之前，对与所述选择的存储单元连接的所述位线和所述公用线这二者预先施加相同的预充电电压，并且，在对与所述选择的存储单元连接的所述位线施加所述改写电压的期间，对与所述选择的存储单元连接的所述公用线施加所述预充电电压。进而，本专利技术的半导体存储装置除了上述第一特征外，其第二特征在于，所述第二电压施加电路具有被施加所述预充电电压的预充电电源线，所述预充电电源线与各所述公用线直接连接，经由按每个所述位线所设置的第一晶体管与各所述位线连接。进而，本专利技术的半导体存储装置本文档来自技高网...

【技术保护点】
１．　一种半导体存储装置，其特征在于，具有：存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；字线，在行方向上延伸，并且，将排列成同一行的所述施加所述预充电电压。加改写电压；第二电压施加电路，在施加所述改写电压之前，对与所述选择的存储单元连接的所述位线和所述公用线这二者预先施加相同的预充电电压，并且，在对与所述选择的存储单元连接的所述位线施加所述改写电压的期间，对与所述选择的存储单元连接的所述公用线所述单元晶体管的所述输入输出端子的不与所述存储元件连接的另一个端子彼此连接；字线电压施加电路，在存储于所述存储元件的信息的改写中，对与被选择为改写对象的所述存储单元连接的字线施加电压；第一电压施加电路，对与所述选择的存储单元连接的所述位线施存储单元的所述单元晶体管的所述控制端子彼此分别连接；位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述存储元件的所述输入输出端子的不与所述单元晶体管连接的另一个端子彼此连接；公用线，在行方向或列方向上延伸，并且，将所述存储单元的...

【技术特征摘要】
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【专利技术属性】
技术研发人员：山崎信夫，太田佳似，石原数也，名仓满，川端优，粟屋信义，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP