垂直折叠式存储器阵列结构制造技术

本发明专利技术提出一种垂直折叠式存储器阵列结构，包括：呈列和行分布的垂直折叠式存储模块，垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及多个存储单元管，其中，每个存储单元管的栅结构均与一个字线相连，每个漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第N+1列的第M-1个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连。本发明专利技术实施例提出的垂直折叠式存储器阵列结构不仅结构简单，而且非常适合存储器的三维集成，从而极大地提高垂直折叠式存储器结构的高密度大容量存储能力。

【技术实现步骤摘要】

本专利技术涉及半导体设计及制造
，特别涉及一种垂直折叠式快闪存储器阵列结构。
技术介绍
快闪存储器具有存储数据掉电后仍然不会丢失的特点，特别适用于移动通讯和计算机存储部件等领域。有些快闪存储器还具有高密度存储能力，适用于大容量移动存储介质等方面的应用。SONOS型快闪存储器具有硅-氧化层-氮化层-氧化层-硅结构，包括一层隧穿氧化层，一层氮化硅层和一层阻挡氧化层。SONOS型快闪存储器采用量子隧穿效应或者热载流子注入效应将电荷(电子或空穴)通过隧穿氧化层注入到氮化硅层，并被氮化硅层中的电荷陷阱俘获，从而引起器件单元阈值电压的改变，达到数据存储的效果。如图1所示，为现有的基于NAND串行架构的SONOS快闪存储器阵列。一系列SONOS存储模块接在一起，这些SONOS存储单元管通过一个漏端选择管分别连接到多条位线101上。存储单元管的源端通过一个源端选择管连接到一条公用源线(SL)103上。存储单元管的栅极则通过多一系列晶硅走线连接在一起，形成字线(WL)105。所述NAND结构存储器具有NAND架构的高容量存储器能力，并采用FN隧穿机制进行编程和擦除操作。但随着对存储器大容量和高密度的需求日益增加，传统的平面NAND阵列快闪存储器受器件尺寸不能无止尽缩小的限制，并不能进一步的提高存储器的容量和密度，因此三维存储概念被提出。如图2所示，为现有的垂直沟槽型的SONOS存储器单元截面示意图。例如，申请号为200410009676.3的专利申请所提出的SONOS存储器单元包括p型衬底、p阱、深槽和深槽底部的n型掺杂区、深槽两侧的漏极区和源级区，其中深槽内是二氧化硅隧穿介质层、电荷俘获层、绝缘介质层和多晶硅控制栅构成的栅结构。编程操作时，若对漏极区进行编程，则对漏极区施加正电压，使源级区浮空或接地，对多晶硅控制栅施加负电压；若对源极区进行编程，则对源极区施加正电压，使漏级区浮空或接地，对多晶硅控制栅施加负电压。擦除操作时，对控制栅施加正电压，源级区和漏极区浮空或接地。读取操作时，若对源极区信息进行读取，则对漏极区施加正电压，使源级区接地，对控制栅施加正或负电压；若对漏极区信息进行读取，则对源极区施加正电压，使漏级区接地，对多晶硅控制栅施加正或负电压。该结构采用带带隧穿热空穴注入原理进行编程，采用沟道F-N擦除进行擦除。其垂直沟道的结构有利于三维集成。基于纵向沟道存储单元管管的概念，M Kidoh等人于2010年在US.20100200906中提出了一种垂直串联的SONOS快闪存储器阵列结构。如图3所示，为现有垂直串联的SONOS快闪存储器结构图。两相邻NAND存储模块通过底部的CP连接形成“U-shaped pipe”，CP是由底部栅电极控制的晶体管。“U”形串一端与位线BL连接，另一端与源线SL连接。BL和SL由不同层金属走线形成。晶体管的选择栅和控制栅都位于BL和SL下方。控制栅(WL)有缝隙相互隔离，形如梳子。存储介质包括一层阻挡氧化层、一层电荷俘获层、一层氧化隧穿层。通过在位线、字线、源线施加不同的电压组合，可以实现阵列中某一个或某几个存储-->单元管的编程、擦除、读取操作。现有技术存在的缺点是，图3中垂直串联的SONOS快闪存储器工艺及控制方式均比较复杂，因此急需改进。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷，提出了一种垂直式折叠快闪存储器阵列结构。为达到上述目的，本专利技术一方面提出一种垂直折叠式存储器阵列结构，包括：呈列和行分布的垂直折叠式存储模块，所述垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及连接在所述漏选择管和所述底部连接线之间以及所述源选择管和所述底部连接线之间的多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连，每个所述漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第N+1列的第M-1个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，所述N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连，所述N和M为整数。在本专利技术的一个实施例中，所述存储单元管包括：管状多晶硅体区，其中，所述多晶硅体区中填充有绝缘介质；和包围所述多晶硅体区的管状栅结构。在本专利技术的一个实施例中，所述管状栅结构包括依次包围所述多晶硅体区的管状隧穿氧化层、管状氮化硅层、管状阻挡氧化层和管状栅极层。在本专利技术的一个实施例中，所述存储单元管为陷阱电荷俘获型存储器或纳米晶存储器。在本专利技术的一个实施例中，其中，如果在选中的存储单元管的字线施加编程电压，且将所述选中的存储单元管与所述漏选择管之间的存储单元管开启，并将所述选中的存储单元管与所述源选择管之间的存储单元管关闭，同时向与所述选中的存储单元管的漏选择管相连的位线施加编程电压，并向其他位线施加接地电压，则对所述选中的存储单元管进行编程写入操作。在本专利技术的一个实施例中，其中，如果在选中的一个或多个存储单元管的字线施加擦除电压，并向与所述选中的一个或多个存储单元管相连的漏选择管和源选择管的漏选择线和源选择线施加接地电压，同时对所有位线施加接地电压，则对所述选中的一个或多个存储单元管进行擦除操作。在本专利技术的一个实施例中，其中，如果在选中的存储单元管的字线施加读取电压，且向与所述选中的存储单元管相连的漏选择管和源选择管的漏选择线和源选择线以及未选择的字线施加读取传输电压，并向所述漏选择管的漏极和源选择管的源极相连的位线分别施加读取电压和接地电压，并使得其余未选中的位线浮空，则对所述选中存储单元管进行读取操作。本专利技术实施例再一方面还提出了一种垂直折叠式存储器结构，包括：呈列和行分布的存储单元管组，所述存储单元管组包括多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连；多个漏选择管和多个源选择管，其中，第N列的存储单元管组中的每一个均与一个漏选择管相连，第N+1列的存储单元管组中的每一个均与一个源选择管-->相连；多个底部连接线，所述底部连接线连接在第N列的第M行的存储单元管组与所述第N+1列的第M+1行的存储单元管组之间，其中，每一行的所述存储单元管组对应的漏选择管的漏极和源选择管的源极均与同一个位线相连，所述N和M为整数。在本专利技术的一个实施例中，所述存储单元管包括：管状多晶硅体区，其中，所述多晶硅体区中填充有绝缘介质；和包围所述多晶硅体区的管状栅结构。在本专利技术的一个实施例中，所述管状栅结构包括依次包围所述多晶硅体区的管状隧穿氧化层、管状氮化硅层、管状阻挡氧化层和管状栅极层。在本专利技术的一个实施例中，所述存储单元管为陷阱电荷俘获型存储器或纳米晶存储器。在本专利技术的一个实施例中，存储单元管的管状沟道区为多晶硅或硅锗掺杂半导体。本专利技术实施例提出的垂直折叠式存储器阵列结构不仅结构简单，而且非常适合存储器的三维集成，从而极大地提高垂直折叠式存储器结构的高密度大容量存储能力。另外，本专利技术实施例提出的编程、擦除以及读取方式操作简单灵活。同时，本专利技术实施例对位线进行复用以替代传统NAND存储器中的源选择线(SL)，从而进一步简化了生产制造工艺，节约了空间，进一步提高存储效率和容量。另外，在本专利技术实施例中所有的晶体管都是纵向沟道的垂直晶体管，使得器件缩小尺寸更加可行，适本文档来自技高网...

【技术保护点】
其中，每个所述存储单元管的栅结构均与一个字线相连，每个所述漏选择管的漏极与一个位线相连，且第Ｎ列中第Ｍ个垂直折叠式存储模块中漏选择管的漏极与第Ｎ＋１列的第Ｍ－１个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，所述Ｎ列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连，所述Ｎ和Ｍ为整数。１．一种垂直折叠式存储器阵列结构，其特征在于，包括：呈列和行分布的垂直折叠式存储模块，所述垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及连接在所述漏选择管和所述底部连接线之间以及所述源选择管和所述底部连接线之间的多个存储单元管，

【技术特征摘要】
1.一种垂直折叠式存储器阵列结构，其特征在于，包括：呈列和行分布的垂直折叠式存储模块，所述垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及连接在所述漏选择管和所述底部连接线之间以及所述源选择管和所述底部连接线之间的多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连，每个所述漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第N+1列的第M-1个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，所述N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连，所述N和M为整数。2.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管包括：管状多晶硅体区，其中，所述多晶硅体区中填充有绝缘介质；和包围所述多晶硅体区的管状栅结构。3.如权利要求2所述的垂直折叠式存储器阵列结构，其特征在于，所述管状栅结构包括依次包围所述多晶硅体区的管状隧穿氧化层、管状氮化硅层、管状阻挡氧化层和管状栅极层。4.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管为陷阱电荷俘获型存储器或纳米晶存储器。5.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，其中，如果在选中的存储单元管的字线施加编程电压，且将所述选中的存储单元管与所述漏选择管之间的存储单元管开启，并将所述选中的存储单元管与所述源选择管之间的存储单元管关闭，同时向与所述选中的存储单元管的漏选择管相连的位线施加编程电压，并向其他位线施加接地电压，则对所述选中的存储单元管进行编程写入操作。6.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，其中，如果在选中的一个或多个存储单元管的字线施加擦除电压，并向与所述选中的一个或多个存储单元管相连的漏选择管和源选择管的漏选择线和源选择线施加接地电压，同时对所有位线施加接...

【专利技术属性】
技术研发人员：潘立阳，袁方，
申请(专利权)人：清华大学，
类型：发明
国别省市：11