本发明专利技术涉及一种具有调节接地节点的存储器单元、阵列及其存取方法。本发明专利技术涉及存储器阵列的实施例，包括：配置在多个行和多个列中的多个存储器单元；其中此多个列中的一列包括列接地节点；至少二电压源配置为选择性地耦接至此列接地节点；以及具有多个内部接地节点的多个存储器单元，其中此多个内部接地节点电气耦接在一起并耦接至此列接地节点。本发明专利技术能够在各种操作模式中有效运作并节省功率。
【技术实现步骤摘要】
本专利技术涉及存储器，尤其涉及具有调节接地节点(regulated ground nodes)的存储器。
技术介绍
在先进技术(例如0. 13纳米工艺或小于0. 13纳米的工艺)中，噪声可大大影响静态随机存取存储器(static random access memory，以下简称为SRAM)的写入电压跳脱点(例如足以将数据写入节点的位元线上电压)，尤其是在低操作电压中(例如VCC较低电压0. 65V，相对于VCC标称电压0. 85V)。噪声限制SRAM操作电压的范围并增加功率消耗， 因为SRAM需要使用较高的供应电压VCC。为了改进这种情况，一种方法为在写入操作时使用具有负电压的位元线。尽管如此，此种方法有各种不同的缺点。例如需要电压帮浦电路以提供负电压。电压帮浦的机制通常并不省电，控制负电压的电压电平也不容易，并且因为顺向偏压而具有潜在风险，顺向偏压可造成从位元线到存储器中晶体管基底的漏电流，需要小心的处理并且造成在编译器中使用SRAM的困难。
技术实现思路
有鉴于此，本揭示的一实施例提供一种存储器通过调节接地节点，以便在各种操作模式中有效运作并节省功率。本揭示提供一种存储器阵列，包括多个存储器单元，其配置于多个行以及多个列；其中上述多个列中的一列包括一列接地节点；至少二个电压源，其被配置为选择性地耦接至上述列接地节点；以及多个存储器单元，其具有多个内部接地节点，上述内部接地节点互相电气耦接在一起并且电气耦接至上述列接地节点。本揭示的另一实施例提供一种从存取存储器单元读取数据的方法，上述存取存储器单元位于一存储器阵列的一存取存储器段的一存取区段的一存取列中，上述存储器阵列具有至少一个存储器段，每一存储器单元具有一内部接地节点，上述至少一个存储器段具有至少一个区段，每一区段具有至少一个列和至少一个行，每一列具有一列内部接地节点， 上述列内部接地节点可以电气耦接至至少二个电压源，每一列的上述列内部接地节点耦接至每一列的每一存储器单元的每一内部接地节点，此方法包括在上述存取区段中将上述至少二个电压源其中之一的一第一电压源电气耦接至上述存取列的一列内部接地节点；以及将上述第一电压源电气耦接至一未存取列的一列内部接地节点。本揭示的又一实施例提供一种写入存取存储器单元的方法，上述存取存储器单元位于一存储器阵列的一存取存储器段的一存取区段的一存取列中；上述存储器阵列具有至少一个存储器段；每一存储器单元具有一内部接地节点；一个存储器段具有至少一个区段；每一区段具有至少一个列和至少一个行；每一列具有一列内部接地节点，上述列内部接地节点可以电气耦接至至少二个电压源；每一列的上述列内部接地节点耦接至每一列的每一存储器单元的每一内部接地节点，此方法包括在上述存取区段中将上述至少二个电压源其中之一的一第一电压源电气耦接至上述存取列的一列内部接地节点；以及将上述至少二个电压源其中之一的一第二电压源电气耦接至上述未存取列的一列内部接地节点；上述第一电压源具有一第一电压，其与上述第二电压源的一第二电压不同。本揭示的再一实施例提供一种设定存储器单元的存储器阵列的其中一列为待命模式的方法；上述存储器单元的存储器阵列配置于行和列；一存储器单元具有一内部接地节点；上述列具有一列内部接地节点，上述列内部接地节点电气耦接至上述列中至少一存储器单元的一内部接地节点以及至少二个电压源，上述方法包括将上述列的上述列内部接地节点电气耦接至上述至少二个电压源其中之一的一第一电压源；以及供应一第一电压至上述第一电压元上以使上述列中的上述至少一存储器单元具有足以留存储存于上述列中的上述至少一存储器单元的数据的一电压；其中足以留存储存于上述列中的上述至少一存储器单元的数据的上述电压与用以从上述存储器单元的上述存储器单元读取数据或写入数据于此的一操作电压不同。本揭示的另外一实施例提供一种存储器单元，包括一电压供应节点一接地参考节点，其被配置为选择性地耦接至至少二个电压源；以及一交互锁存器，其耦接至上述电压供应节点以及上述接地参考节点。本专利技术的存储器通过调节接地节点，能够在各种操作模式中有效运作并节省功率。附图说明图1所示为与一些实施例一致的存储器示意图；图2所示为图1存储器的一存储器段的一部分，并与一些实施例一致；图3所示为说明电压Vwa如何产生的电路，并与一些实施例一致；图4所示为操作图1存储器方法的流程图，并与一些实施例一致；图5所示为调节接地电路的示意图，并与一些实施例一致。上述附图中的附图标记说明如下100 存储器；110 X解码器；120 全局输入/输出电路；130 位元阵列；140 控制电路；137 局部输入/输出电路；200 区段；220、220 接地电路；300、500 电路；400 流程图；C 、C 列;MC 存储器单元；BL、BL、ZBL、ZBL 位元线；WL 、WL 字元线；NO、ZNO 节点；Vgnd , Vgnd 内部接地接地节点；VDD、VSS、CtrlR,CtrlR、CtrlR、Ctrlff,Ctrlff、Ctrlff、CtrlRet、Vra、 Vwa> Vmret 电压；Vref 参考电压；Amp 放大器；Nl、N2、N3、N4、Pl、P2、MR、MR、MW、MW、MRet 晶体管；CI⑶ 列内部接地节点具体实施例方式本揭示一个或多个实施例的细节在下列叙述和相对应之附图中叙明。其他特征和优点将从叙述、附图和专利申请范围中了解。不同附图中类似的参考符号标示类似的元件。附图中所示的实施例或例子以特定文字叙述揭示。尽管如此，须了解的是，实施例和例子并非限制本揭示。揭示的实施例中任何交替和修正以及此文件所揭示的原则的任何更进一步应用被视为相关领域中普通技术人员所能正常想到。本揭示可能在各实施例中重复参考数字标记，即使实施例共用相同的参考数字标记，但一实施例的特征并不一定适用于另一实施例。根据调节接地端点，一些实施例提供SRAM操作电压较高的范围。存储器范例图1所示为与一些实施例一致的存储器100示意图。存储器100包括二个位元阵列(例如存储器阵列)130。每一位元阵列130包括配置于存储器段(例如存储器段135， 参考数字标记135为了简化并未标示出)中的存储器单元MC阵列。每一存储器段135包括至少一列和至少一行的存储器单元(例如存储器单元MC)。在一些实施例中，每一存储器段135包括延伸至位元阵列130整个水平宽度的多个列。此外，一行局部输入/输出电路 (例如局部输入/输出电路(LIOs) 137，参考数字标记137为了简化并未标示出)被夹在二存储器段135 (例如上存储器段和下存储器段)之间并且包括供上存储器段和下存储器段各自使用的电路。X解码器110提供待存取的存储器单元(例如从中读取或写入数据的存储器单元)的X位址或行位址。控制电路140提供预解码、时序、y解码器和其他信号至存储器100。全局输入/输出电路(GIOs) 120充当在存储器单元MC和其他电路之间传送数据的机制。X解码器110、全局输入/输出电路120以及控制电路140通常被称为周边电路。图1显示存储器100以作说明，但本揭示的实施例并不因此而被限制，而且不受存储器结构影响可用性。存储器段图2为区段200的图示，说明存储器段135的本文档来自技高网...
【技术保护点】
１．一种存储器阵列，包括：多个存储器单元，其配置于多个行以及多个列；其中上述多个列中的一列包括：一列接地节点；至少二个电压源，其被配置为选择性地耦接至上述列接地节点；以及多个存储器单元，其具有多个内部接地节点，上述内部接地节点互相电气耦接在一起并且电气耦接至上述列接地节点。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：许国原，邓儒杰，陶昌雄，金荣奭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71
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