半导体集成电路制造技术

本发明专利技术的半导体集成电路上搭载多个具有梳状电容(10)的模拟宏，梳状电容(10)具有梳状电极(11)及电极(12)，电极(11)的梳齿部(13)与电极(12)的梳齿部(14)相咬合而形成，结果使得电极(11)的梳齿部(13)与电极(12)的梳齿部(14)交替地平行排列，其梳齿部间隔S按照表示实际电容值与理想电容值之间的误差的绝对精度或它跟与之接近的梳状电容间的电容值之差的相对精度而不同。可提供具有确保高的电容精度的梳状电容的高精度模拟宏，及搭载有高集成模拟宏的半导体集成电路。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，特别地涉及搭载具有梳状电容的模拟电路的半导体集成电路。
技术介绍
以下，就搭载具有传统梳状电容的模拟电路的半导体集成电路进行说明(例如， 专利文献1)。图2是一例专利文献1所示的传统梳状电容的说明图。图2中，梳状电容20具有梳状电极21及电极22，电极21和电极22相咬合而形成，结果使得电极21的梳齿部23和电极22的梳齿部M交替地平行排列。梳状电容20利用在相邻且并行的电极的梳齿部的侧面产生的电容。每一组梳状电容梳齿部的理想容量以式(1)表示，其中ε 0为真空介电常数，ε οχ为氧化膜的相对介电常数，h0为梳齿部厚度， LO为电极21的梳齿部23与电极22的梳齿部M咬合部分的长度，SO为梳齿部间隔。CO= ε0· ε ox (h · L0/S0)(1)于是，全部侧面之间电容的总值就成为电容元件的电容值C。图2中有5个侧面， 梳状电容20的电容值以式(2)表示。C = 5 X CO(2)近年的微细工艺中，布线的最小尺寸已从数百纳米降至一百纳米以下，用普通布线工艺就可实现要求特殊工艺的MIM(metal-insulator-metal)电容排列这种高电容密度的梳状电容。因此，采用图2的梳状电容，能够用普通布线工艺实现搭载高集成模拟电路的半导体集成电路。专利文献1 美国专利第5208725号(第1_3页，第2_4图)但是，模拟电路不仅要求具有电容密度，还要求具有电容精度。MIM电容中，通过增大电容形成面的尺寸来降低对加工精度的影响，确保了所需的电容精度。另一方面，图2所示的传统的梳状电容中，电容形成面的尺寸由梳齿部的高度 hOX梳齿部的长度LO确定，但是，由于设计时不能改变梳齿部的高度h0，难以用梳状电容确保所需的电容精度。因而，难以在半导体集成电路中搭载具有确保高电容精度的梳状电容的模拟电路。
技术实现思路
因此，本专利技术的目的在于，提供搭载具有确保高电容精度的梳状电容的高精度模拟电路的半导体集成电路。为了解决上述课题，本专利技术的半导体集成电路的特征在于，搭载多个具有梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同。另外，本专利技术的半导体集成电路的特征在于，搭载多个具有梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极与上述第2电极相咬合而形成， 结果使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列，上述梳状电容的梳齿部间隔及梳齿部宽度设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器， 上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器， 上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器和PLL，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔，且上述PLL的梳状电容具有第二宽的梳齿部间隔。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器和PLL，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，且上述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器和PLL，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔，且上述PLL的梳状电容具有第二宽的梳齿部间隔。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器和PLL，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，且上述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器和PLL，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔，且上述PLL的梳状电容具有第二宽的梳齿部间隔。另外，本专利技术的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器和PLL，上述多本文档来自技高网...

【技术保护点】
１．一种搭载多个具有梳状电容的模拟宏的半导体集成电路，其中，所述梳状电容具有梳状的第１电极和第２电极，所述梳状电容是所述第１电极与所述第２电极以所述第１电极的梳齿部和所述第２电极的梳齿部交替地平行排列的方式相咬合而形成的，该半导体集成电路的特征在于，作为所述模拟宏至少搭载有滤波器，在所述多个模拟宏的梳状电容中，所述滤波器的梳状电容具有比其它梳状电容宽的梳齿部间隔。

【技术特征摘要】
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【专利技术属性】
技术研发人员：野间崎大辅，冈浩二，尾关俊明，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP