集成电感结构制造技术

本发明专利技术公开了一种集成电感结构，其包括半导体基底以及设于半导体基底上方的电感金属层。半导体基底与电感金属层之间设有介电层。于电感金属层正下方的半导体基底中，设有阱防护层，包括多个小区块Ｎ型离子阱以及多个小区块Ｐ型区域，彼此相间重复排列组合，呈现棋盘状布局。在半导体基底中，设置有环绕着阱防护层的Ｐ↑［＋］拾取环。在Ｐ↑［＋］拾取环的正上方则设有保护环，其由多层金属层及插塞所构成。

【技术实现步骤摘要】

本专利技术涉及一种半导体无源元件结构，特别涉及一种集成电感结构。
技术介绍
随着IC制造朝系统单芯片(SoC)方向发展，集成电感(integrated inductor) 或集成变压器(integrated transformer)等无源元件已被广泛整合制作在高频集 成电路中。由于IC制造一般采用硅基底(siliconsubstmte)的结构，集成电感/ 变压器因为基底损耗(substrate loss)而存在着低品质因数(quality factor)问题。因此，有人提出利用多晶硅(polysilicon)或金属(metal)构成的图案式接地 防护层(pattemed ground shield),来降低集成电感的电石兹涡流(eddy current), 藉以提品质因数，诸如前述美国专利第6593838号、美国专利第6756656号 或美国专利第US7084481号所揭示的。然而，前述以多晶硅或金属构成的图案式接地防护层的作法同时也会增 力口集成电感的寄生电容，亦即，位移电流(displacementcurrent)将增加，反而 会造成集成电感的自振频率(self-resonance frequency)降低，影响其频率应用 范围。
技术实现思路
本专利技术的主要目的在提供一种集成电感结构，具有创新的网状或棋盘状 的阱防护层(well shielding layer),可同时降^氐电石兹涡流(eddy current)与位移电 力乞(displacement current)所造成的基底损库毛。才艮据本专利技术的优选实施例，本专利技术集成电感结构包括半导体基底，例如， P型硅基底，以及设于半导体基底上方的电感金属层。半导体基底与电感金 属层之间设有多层介电层，用来电性隔离半导体基底与电感金属层。于电感 金属层正下方的半导体基底中，设有阱防护层，包括多个小区块N型离子阱 以及多个小区块p-区域，彼此相间重复排列组合，呈现棋盘状布局。在半 导体基底中，设置有环绕着阱防护层的P+拾取环。在P+拾取环的正上方则设有保护环，其由多层金属层及插塞所构成。为让本专利技术的上述目的、特征、和优点能更明显易懂，下文特举较佳实 施方式，并配合附图，作详细说明如下。然而如下的较佳实施方式与图式仅 供参考与说明用，并非用来对本专利技术加以限制。附图说明图1为依据本专利技术优选实施例所绘示的集成电感结构俯视图。图2为沿着图i切线i-r所绘示的集成电感结构剖面示意图。图3为依据本专利技术另一优选实施例所绘示的集成电感结构俯视图。图4为沿着图2切线n-n，所绘示的集成电感结构剖面示意图。图5绘示的是4喿作时本专利技术集成电感结构阱防护层的剖面示意图。图6至图12以剖面图例示本专利技术集成电感结构的阱防护层的其它可能态样。附图标记i兌明1集成电感结构10 半导体基底 12-16 介电层 20a 20g阱防护层 24 小区块P—区域 26a 缺口 30 保护环 44P/N结区 60P型阱 64 P+区域 124 P型阱 210 深N型阱 26， W拾取环 124' N型阱具体实施例方式请参阅图1及图2，其中图1为依据本专利技术优选实施例所绘示的集成电la集成电感结构 11电感金属层 20阱防护层22a、 22b小区块N型离子阱26 P+拾取环28 N型深离子阱40金属拾取环46 W掺杂区62 W区域70 N型阱200 三重阱结构22a，、 22b， 小区块P型离子阱杂区感结构俯视图，图2为沿着图i切线i-r所绘示的集成电感结构剖面示意图。如图1及图2所示，根据本专利技术优选实施例，集成电感结构1包括半导 体基底10,例如，P型硅基底，以及设于半导体基底IO上方的电感金属层 (inductor metal coil layer) 11。多层介电层12 15,设于半导体基底10与电感 金属层11之间，用来电性隔离半导体基底IO与电感金属层11。介电层12~15 可以包含但不限于氮化硅、二氧化硅、硼硅玻璃、硼磷硅玻璃以及低介电常 数材料。于电感金属层11正下方的半导体基底10中，设有阱防护层20。根据本 专利技术优选实施例，阱防护层20包括多个小区块N型离子阱22a、 22b以及多 个小区块P—区域24，彼此相间重复排列组合，而呈现特殊的棋盘状布局(见 图1)，其中，多个小区块N型离子阱22a、 22b通过扩散而互相电性连接在 一起。才艮据本专利技术优选实施例，小区块N型离子阱22a设于阱防护层20的外 围，小区块N型离子阱22b则位于阱防护层20的内侧，被外围的小区块N 型离子阱22a所环绕住。小区块P—区域24的掺杂浓度与半导体基底10的掺 杂浓度相同，然而，在其它实施例中，小区块P—区域24的掺杂浓度亦可以 高于半导体基底10的掺杂浓度，意即，另外在小区块P—区域24注入P型 掺杂剂，形成浅P型阱。本专利技术的第一个主要技术特征在于阱防护层20的多个小区块N型离子 阱22a、 22b以及多个小区块P—区域24呈现特殊的棋盘状(chessboard-like) 或网状(mesh-like)布局。呈棋盘状布局的小区块N型离子阱22a、 22b以及小 区块P_区域24在电磁涡流(eddy current)可能发生的路径上能够产生有效的 阻绝效果，将电磁涡流的影响减到最小。本专利技术阱防护层20的多个小区块N型离子阱22a、 22b以及多个小区块 p-区域24所构成的棋盘状布局，能够有效阻隔浅层的电磁涡流，若要阻隔 形成在半导体基底10中的更深层电-兹涡流，才艮据本专利技术优选实施例，可以 另外在各个小区块N型离子阱22a以及各个小区块N型离子阱22b下方设 置N型深离子阱28。此外，在半导体基底10中，设置有环绕着阱防护层20的P+拾取环(pickup ring)26,其中，使P+拾取环26接地。接地的P+拾取环26其功能在于吸收无 源元件本身产生的高频信号噪声，同时，在操作时，可以引导出形成在半导体基底10中的电磁涡流。在P+拾取环26的正上方则设有保护环(guard ring)30，其由多层金属层 及插塞所构成，例如图2中的金属层M广M4及插塞V0~V3,其中，多层金属 层M广M4及插塞VQ V3，可以包括铝、铜、鹌、钛、钽、4艮、金等金属材料， 分别形成在介电层12~16中。保护环30设有缺口 26a，提供电感金属层11 与外部电3各相连的路径。请参阅图3至图5,其中图3为依据本专利技术另一优选实施例所绘示的集 成电感结构俯视图，图4为沿着图2切线n-II，所绘示的集成电感结构剖面示 意图，图5绘示的是本专利技术集成电感结构在操作时的阱防护层的剖面示意图， 其中，相同的元件及区域仍沿用相同的符号来表示。如图3及图4所示，集成电感结构la包括半导体基底10,例如，P型 硅基底，以及设于半导体基底IO上方的电感金属层11。多层介电层12 15， 设于半导体基底10与电感金属层11之间，用来电性隔离半导体基底10与 电感金属层ll。同样的，于电感金属层11正下方的半导体基底10中，设有阱防护层20。 阱防护层20包括多个小区块N型离子阱22a、 22b以及多个小区块P_区域 24,彼此相间重复排列组合，而呈现棋盘状布局。在半导体基底10中，设 置有环绕着阱防护层20的P+拾取环26。在P+拾取环26本文档来自技高网...

【技术保护点】
一种集成电感结构，包括：　半导体基底；　电感金属层，设于该半导体基底上；　至少一介电层，介于该半导体基底与该电感金属层之间；以及　阱防护层，设于该电感金属层正下方的该半导体基底中，该阱防护层包括呈棋盘状排列的多个Ｎ型掺杂区域以及多个Ｐ型掺杂区域。

【技术特征摘要】
1. 一种集成电感结构，包括半导体基底；电感金属层，设于该半导体基底上；至少一介电层，介于该半导体基底与该电感金属层之间；以及阱防护层，设于该电感金属层正下方的该半导体基底中，该阱防护层包括呈棋盘状排列的多个N型掺杂区域以及多个P型掺杂区域。2. 如权利要求1所述的集成电感结构，另包含P型拾取环，设于该半导 体基底中，并环绕该阱防护层。3. 如权利要求2所述的集成电感结构，其中该P型拾取环接地。4. 如权利要求1所述的集成电感结构，其中该多个外圈N型摻杂区域电 连接至金属拾取环。5. 如权利要求4所述的集成电感结构，其中该金属拾取环接至VDD电压。6. 如权利要求1所述的集成电感结构，其中该多个N型掺杂区域通过扩 散而互相电性连接在一起。7. 如权利要求1所述的集成电感结构，其中该半导体基底为P型硅基底。8. —种集成电感结构，包括 半导体基底；电感金...

【专利技术属性】
技术研发人员：黄凯易，叶达勋，简育生，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]