半导体器件及其制作方法技术

本申请公开了一种半导体器件及其制作方法。根据本发明专利技术的半导体器件包括：第一导电类型的半导体衬底(1001)；在半导体衬底(1001)上形成的栅极；以及分别在栅极两侧的半导体衬底(1001)中形成的高掺杂的第一导电类型的区域(1008)和高掺杂的第二导电类型的区域(1012)，其中，高掺杂的第二导电类型的区域(1012)在栅极一侧的端部通过介质层(1011′)与半导体衬底(1001)隔开。这种半导体器件能够提供极佳的开关性能。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，涉及一种能够改进亚阈摆幅的。
技术介绍
晶体管亚阈状态是MOSFET (金属氧化物半导体场效应晶体管)的一种重要工作模式。这是MOSFET的栅极电压Vgs处于阈值电压VT之下，又没有出现导电沟道的一种工作状态。这时还是有一股较小的电流通过器件，该电流即称为亚阈电流。亚阈电流虽然较小， 但是却能很好地受到栅极电压的控制。所以亚阈状态的MOSFET在低电压、低功耗应用时很有利，特别是在逻辑开关和存储器等大规模集成电路应用中非常受到人们的重视。亚阈值摆幅(subthreshold swing)，又称为S因子，是MOSFET在亚阈状态工作时、用作为逻辑开关时的一个重要参数。它定义为S = dVgS/d(loglO Id)，单位是 0 S在数值上等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量 Δ Vgs，表示着Id-Vgs关系曲线的上升率。S值与器件结构和温度等有关。室温下S的理论最小值为60mV/decade。但是，S值并不会随着MOSFET器件尺寸缩小而同步变小，这严重影响了 MOSFET器件的阈值电压以及因此影响供电电压能够减小的程度。有鉴于此，需要提供一种新颖的，以实现更为陡峭的开关性能(例如，室温下S < 60mV/decade)。
技术实现思路
本专利技术的目的在于提供一种包括能够改进亚阈摆幅(S)的，特别是使得室温下S值能够小于60mV/decade，以提供更佳的开关性能。根据本专利技术的一个方面，提供了一种半导体器件，包括第一导电类型的半导体衬底；在半导体衬底上形成的栅极；以及分别在栅极两侧的半导体衬底中形成的高掺杂的第一导电类型的区域和高掺杂的第二导电类型的区域，其中，高掺杂的第二导电类型的区域在栅极一侧的端部通过介质层与半导体衬底隔开。优选地，第一导电类型可以为P型，第二导电类型可以为N型；或者所述第一导电类型为N型，第二导电类型为P型。优选地，栅极可以包括在半导体衬底上形成的栅极绝缘层；以及在栅极绝缘层之上形成的高掺杂的第二导电类型的栅极主体。优选地，高掺杂的第二导电类型的区域可以由近第二导电类型金属材料形成。优选地，介质层包括氧化物膜或氮化物膜，其厚度小于50人。根据本专利技术的另一方面，提供了一种制作半导体器件的方法，包括提供第一导电类型的半导体衬底；在半导体衬底上形成栅极；在栅极的第一侧的半导体衬底中形成高掺杂的第一导电类型的区域；以及在栅极与第一侧相对的第二侧的半导体衬底中形成高掺杂的第二导电类型的区域，其中，在形成高掺杂的第二导电类型的区域之前，在将要形成的该高掺杂的第二导电类型的区域靠近栅极一侧的端部处，形成介质层。优选地，第一导电类型可以为P型，第二导电类型可以为N型；或者所述第一导电类型为N型，第二导电类型为P型。优选地，形成栅极可以包括在半导体衬底上形成栅极绝缘层；以及在栅极绝缘层之上形成高掺杂的第二导电类型的栅极主体。优选地，形成高掺杂的第一导电类型的区域可以包括在栅极的第二侧，在半导体衬底上形成覆层；在栅极的第一侧，形成高掺杂的第一导电类型的区域；以及去除覆层。优选地，形成介质层以及形成高掺杂的第二导电类型的区域可以包括在栅极的第一侧，在半导体衬底上形成保护层；在栅极的第二侧，选择性刻蚀半导体衬底，形成凹入区域；在凹入区域靠近栅极一侧形成介质层；在凹入区域中形成高掺杂的第二导电类型的区域；以及去除保护层。优选地，所述介质层包括氧化物膜或氮化物膜，其厚度小于50人。优选地，在凹入区域中形成高掺杂的第二导电类型的区域可以包括在凹入区域中，在半导体衬底上外延生长Si或SiGe，所述Si或SiGe被高掺杂为第二导电类型。优选地，在凹入区域中形成高掺杂的第二导电类型的区域可以包括在凹入区域中，在半导体衬底上沉积Si，所述Si被高掺杂为第二导电类型。优选地，在凹入区域中形成高掺杂的第二导电类型的区域包括在凹入区域中，在半导体衬底上沉积近第二导电类型金属材料。在本专利技术的半导体器件中，由于基于量子隧穿效应来工作，从而开关速度可以相当高，可以在室温下实现S < 60mV/decadeo附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和有点将更为清楚，在附图中图1 6示出了根据本专利技术实施例制作半导体器件的流程中各步骤的视图；以及图7示出了根据本专利技术实施例的半导体器件的结构示意图；以及图8(a)和(b)示出了根据本专利技术实施例的半导体器件的工作原理示意图。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图1 6示出了根据本专利技术实施例制作半导体器件的流程中各步骤的视图。以下，将参照这些附图来对根据本专利技术实施例的各个步骤以及由此得到的半导体器件予以详细说明。首先，如图1所示，提供一第一导电类型(在此，为P型)半导体衬底1001，例如 Si衬底。并且，在该半导体衬底1001上形成晶体管的栅极叠层结构。具体地，该栅极叠层例如包括依次形成的栅极绝缘层1003、栅极主体1004、硬掩模层1005，以及在它们两侧形成的栅极侧墙1006。其中，栅极绝缘层1003例如包括SiO2，栅极主体1004例如包括多晶硅，硬掩模层1005以及栅极侧墙1006例如包括氮化物SiNx。优选地，栅极主体1004可以是高掺杂的第二导电类型(在此，为N型)的多晶硅。本领域普通技术人员可以设想多种工艺来在半导体衬底上制作这种栅极叠层结构。由于这种栅极叠层结构本身与本专利技术的主旨并无直接关联，在此不再赘述。这里需要指出的是，在本申请中，所谓“高掺杂”是指掺杂浓度相对于半导体衬底 1001的掺杂浓度要高。例如，在此掺杂浓度在102°cm_3以上可以称作高掺杂。优选地，在半导体衬底1001中还可以形成浅沟槽隔离(STI) 1002，以增强器件之间的隔离。然后，如图2所示，在上述形成有栅极叠层结构的半导体衬底1001上形成一覆层 1007，并对该覆层1007进行构图，使其覆盖栅极叠层的一侧区域(图中右侧区域)。该覆层1007例如可以直接由光刻胶形成，通过曝光、显影等步骤使得光刻胶留在栅极叠层的右侧区域。当然，该覆层1007也可以是由另外的材料形成的单独层，通过利用光刻对该层进行构图，从而使得该层留在栅极叠层的右侧区域。在图2中示出了覆层1007的一部分留在栅极叠层之上，但是这并不是必须的；该覆层1007只需覆盖栅极叠层的右侧区域即可。在由覆层1007覆盖住栅极叠层的右侧区域之后，在栅极叠层的另一侧区域(图中左侧区域)中形成高掺杂的第一导电类型(P+)区域1008。这例如可以通过离子注入(例如，注入硼B)来实现。由于右侧区域被覆层1007所覆盖，因此离子注入不会影响右侧区域。在形成本文档来自技高网...

【技术保护点】
１．一种半导体器件（１００），包括：第一导电类型的半导体衬底（１００１）；在半导体衬底（１００１）上形成的栅极；以及分别在栅极两侧的半导体衬底（１００１）中形成的高掺杂的第一导电类型的区域（１００８）和高掺杂的第二导电类型的区域（１０１２），其中，高掺杂的第二导电类型的区域（１０１２）在栅极一侧的端部通过介质层（１０１１′）与半导体衬底（１００１）隔开。

【技术特征摘要】

【专利技术属性】
技术研发人员：骆志炯，朱慧珑，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11