绝缘体上的硅衬底结构及器件制造技术

本发明专利技术提供了SOI衬底结构及采用该SOI衬底结构的SOI器件，以进一步减弱SOI器件自加热效应，并避免现有减弱自加热效应的方案中存在的大幅度降低SOI器件性能、工艺改动多及成本高等问题，而且还能够提高漏端电流大小，且降低器件关态泄漏电流，显著提高开态电流与关态电流的比值。本发明专利技术提供的一个SOI衬底结构包括绝缘层及绝缘层下方的底层衬底，绝缘层划分为用作位于沟道区下方的第一绝缘层及第一绝缘层以外的第二绝缘层，第一绝缘层或部分第一绝缘层的厚度小于第二绝缘层厚度。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及绝缘体上的硅(SOI，Silicon on Insulator)衬底结构及器件。
技术介绍
随着技术进步，集成电路发展到超大规模纳米阶段，体硅衬底及体硅器件的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战，目前业界认为SOI 衬底及SOI器件为取代体硅衬底及体硅器件的最佳方案之一。SOI器件通常具备“顶层器件/绝缘层/底层衬底”三层结构，通过绝缘层实现了顶层器件与底层衬底之间的全介质隔离，所述绝缘层通常为二氧化硅，称为埋氧层。与体硅器件相比，采用SOI器件的运行速度提高20% -35%，功耗减小35% -70%，且能够与现有体硅器件工艺兼容，减少13% -20%工序。图1所示为一种现有全耗尽(FD)SOI CMOS器件结构示意图，该FD S0ICM0S器件是一种采用SOI衬底的CMOS器件，包括栅极(G) 11、漏极(D) 12、源极(S) 13、沟道区 (Channel) 14、埋氧层(BOX) 15及底层硅16，其中D12连接第一接触端(Contact) 120，S13连接第二接触端(Contact) 130。包括D 12、S13及沟道区14的顶层硅与底层硅16通过埋氧层15绝缘隔离。BOX 15的存在使得FD SOI CMOS器件具备上述SOI器件的优点，但由于BOX 15的热导率极低，仅约为体硅的1%，因此沟道区14产生的热量受到B0X15的极大阻挡，无法及时耗散，提高了沟道区14的晶格温度(Lattice Temperature)，产生严重的自加热效应，从而降低了高电场下载流子的迁移率，致使SOI器件的驱动电流下降。目前业内出现下述技术方案以提高沟道区14的散热能力来减弱自加热效应，例如减小BOX 15厚度或者在沟道区14下方形成窗口使得沟道区14与底层硅16直接接触。对于减小BOX 15厚度的方案，将使得D12与S13与底层硅16的隔离距离变小，由于D12与S13正下方的BOX 15厚度与SOI器件性能极其相关，若降低该厚度，将会增大这个区域的电容，使SOI器件的开关速度退化，从而大幅度降低SOI器件性能，或者无法制造出满足使用条件的SOI器件。对于在沟道区14下方形成窗口使得沟道区14与底层硅16部分接触以便散热的方案，不仅在形成该窗口的过程中会导致BOX 15的断裂处与底层硅16过渡区存在缺陷甚至大量缺陷，而且由于沟道区14与底层硅16接触，将提高寄生电容，大幅度丧失BOX 15隔离沟道区14与底层硅16带来的优势，带来例如器件速度大幅度降低、功耗大幅度增加等问题。另外该方案将对已有SOI工艺较多改动，实施成本高。
技术实现思路
本专利技术提供了 SOI衬底结构及采用该SOI衬底结构的SOI器件，以进一步减弱SOI 器件自加热效应，并避免现有减弱自加热效应方案中存在的大幅度降低SOI器件性能、工艺改动多及成本高等问题，而且还能够提高漏端电流大小，且降低器件关态泄漏电流，显著提高开态电流与关态电流的比值。本专利技术技术方案的核心思路是减小沟道区下方的绝缘层厚度，而沟道区未覆盖的绝缘层，例如源极和漏极下方的绝缘层，厚度保持不变。则既能够通过减小沟道区下方绝缘层厚度，提高沟道区的散热能力，减小晶格温度，减弱自加热效应，而且由于沟道区未覆盖的绝缘层厚度未减小，因此能够很小幅度降低甚至未降低SOI器件的性能。本专利技术提供的一个SOI衬底结构包括绝缘层及绝缘层下方的底层衬底，绝缘层划分为用作位于采用所述衬底结构的器件的沟道区下方的第一绝缘层及第一绝缘层以外的第二绝缘层，第一绝缘层或部分第一绝缘层的厚度小于第二绝缘层厚度。本专利技术提供的一个SOI器件，包括采用了上述结构的SOI衬底及位于该衬底上方的顶层器件。本专利技术提供的SOI器件，通过减小全部或部分第一绝缘层的厚度使其小于第二绝缘层厚度，可以提高沟道区的散热性，降低沟道区的晶格温度，减弱了自加热效应，从而降低高电场下沟道区载流子迁移率的退化程度，使得漏端电流增加，而且还降低了源端和漏端的潜在耦合率，从而减低泄漏电流，显著提高开态电流与关态电流的比值。根据SOI绝缘层材料、SOI器件类型，本专利技术还提供了多种SOI衬底结构和SOI器件，本专利技术提供的SOI衬底结构和SOI器件可以但不限于下述应用绝缘层材料为氧化硅或氮化硅等；SOI器件是全耗尽型或部分耗尽型CMOS器件、LDMOS器件、DMOS器件或双极型器件等。上述本专利技术提供的技术方案和思路可以应用在现有各类不同厚度绝缘层中，例如薄膜100纳米以上，超薄膜20纳米至100纳米间，对于厚膜器件也可以应用上述方案。本专利技术提供的上述方案和思路可以应用在各种衬底材料、绝缘层材料、各类SOI 器件中，下面结合附图及具体实施例阐述本专利技术的技术方案。附图说明图1为现有FD SOI CMOS结构示意图。图2为本专利技术实施例提供的FD SOI CMOS结构示意图。图3为本专利技术实施例提供的SOI LDMOS结构示意图。图4 图9为本专利技术实施例制作SOI衬底过程中的结构示意图。具体实施例方式实施例一、FDSOI CMOS。参照图2，该FD SOI CMOS的绝缘层分为沟道区22覆盖下方的第一绝缘层211及未覆盖的第二绝缘层210，其中第一绝缘层211的厚度Hl小于第二绝缘层210厚度H2，较佳的，Hl为H2的1/10至1/2。对于普通薄膜FD SOI CMOS, H2在100纳米以上，对于超薄 FD SOI CM0S，H2在20纳米至100纳米之间。第一绝缘层211、第二绝缘层210及底层衬底 23构成的SOI衬底是本专利技术提供的SOI衬底的一个实施例。在上述实施例中，底层衬底23 可以为硅衬底，绝缘层可以为二氧化硅。通过器件模拟，在漏端电压为IV，取Hl为上述实施例范围内值时测量发现，本实施例提出的FD SOI CMOS器件与其它参数相同下现有FD SOI CMOS器件相比，沟道区22各点晶格温度显著降低。由于晶格温度显著下降，极大程度上抑制了自加热效应，从而减弱了由于在高电场下温度过高而使得载流子迁移率退化的问题，增大了器件的漏端电流，而且图2所示器件还能够降低源漏端间电场的耦合几率，减弱关态泄漏电流，显著提升开态电流和关态电流比值。实施例一只是本专利技术技术方案在SOI CMOS结构实施中的一个例子，对于其它 CMOS器件结构，容易根据本实施例获得实施方案。除CMOS外，本专利技术提供的方案还可以用在高压器件领域，例如DMOS、IGBT，UMOS等器件。下面给出高压领域的实施例，可以但不限于如下实施应用。实施例二、SOILDMOS0参照图3，为本专利技术实施例提供的SOI LDMOS器件结构示意图，该器件包括源端 31、栅极32、漏端33、扩散区34、绝缘层及底层衬底37。绝缘层包括第三绝缘层35及第四绝缘层36，第三绝缘层35厚度h3大于第四绝缘层厚度h4，与现有SOI LDMOS器件相比，图 3所示的SOI LDMOS器件由于第四绝缘层厚度h4较小，因此扩散区34的散热性得到增强， 晶格温度显著下降，由于晶格温度显著下降，极大程度了抑制了自加热效应，从而减弱了在高温下载流子迁移率的退化，增大了器件的漏端电流，而且图3所示器件还能够降低源漏端间电场的耦合几率，减弱关态泄漏电流，显著本文档来自技高网...

【技术保护点】
１．一种绝缘体上的硅衬底结构，包括绝缘层及底层衬底，其中绝缘层位于底层衬底上方，并与底层衬底接触，其特征在于，绝缘层划分为第一绝缘层及第二绝缘层，第一绝缘层用作位于采用所述衬底结构的器件的沟道区下方，第一绝缘层以外的绝缘层称为第二绝缘层；其中全部或部分第一绝缘层的厚度小于第二绝缘层厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：苟鸿雁，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31