半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，该半导体器件包括：半导体基板，其包括由器件隔离膜限定的有源区；位线触点孔，其通过蚀刻所述半导体基板来获得；位线触点插塞，其宽度比所述位线触点孔的宽度小；以及位线，其连接至所述位线触点插塞的上部，从而防止位线触点插塞与存储节点触点插塞出现短路，以改善半导体器件的特性。

【技术实现步骤摘要】

本专利技术整体涉及，更具体地说，涉及防止位线触点插塞与存储节点触点插塞之间出现短路以改善半导体器件特性的。
技术介绍
通过向硅晶片的预定区域中注入杂质的工序或沉积新材料的工序，可以使半导体器件根据指定目的进行操作。为了实现指定目的，半导体器件包括例如晶体管、电容器和电阻器等各种元件，这些元件借助导电层相连以交换数据或信号。随着发展半导体器件的制造技术来改善半导体器件的集成度，持续做出努力在一片晶片上形成更多芯片。结果，使设计规则的最小宽度更小从而增加了集成度。同时，需要半导体器件以更快的速度操作并减小能耗。为了改善集成度，需要半导体器件中的部件的尺寸减小，并且需要连接线的长度和宽度减小。用于半导体存储器件的线包括用于传输控制信号的字线以及用于传输数据的位线。当字线和位线的宽度或横截面减小时，阻碍控制信号或数据传输的电阻增大。电阻的增大延缓了信号和数据在半导体器件中的传输速度、增加了能耗并且使半导体存储器件的操作可靠性劣化。当保持字线和位线的宽度以防止电阻如现有技术的情况那样增加时，如果增加集成度，则相邻的字线或位线之间的物理距离必然变得更近。在与用于传输控制信号的字线相比用于传输从单位单元(cell，又称为晶胞)电容器传输来的数据的位线具有相对较高的电势的情况下，由于寄生电容增加而不能正常地传输数据。当位线顺畅地传输数据时，用于探测和放大数据的感测放大器不能感测数据，这意味着半导体器件不能将存储在单位单元中的数据输出至外部。为了防止位线的寄生电容增大，可以增加与从单位单元输出的数据相对应的电荷量。需要半导体存储器件的单位单元中的电容器的尺寸变大，以增加电荷量。然而，随着半导体存储器件的集成度增大，半导体存储器件的电容器所占的面积也减小。电容器所占的面积的减小意味着半导体器件的单位单元的尺寸缩小。例如，单位单元的尺寸从8F2减小到6F2、从6F2减小到4F2。F是指设计规则上的精细图案之间的最小距离。单位单元的尺寸缩小可以理解为设计规则上的精细图案之间的最小距离缩短。这意味着在半导体器件具有6F2的单位单元的情况下，8F2的单位单元的尺寸减小了 2F2。结果，在半导体器件具有8F2的单位单元的情况下，椭圆形的有源区的长轴与位线的长轴平行，并且字线具有朝向半导体基板凸出的凸出结构。然而，在半导体器件具有 6F2的单位单元的情况下，椭圆形的有源区的长轴相对于位线的长轴以预定的角度倾斜，并且字线具有埋入在半导体基板中的埋入型栅极。在半导体器件具有6F2的单位单元的情况下，位线触点插塞与埋入型栅极之间的有源区相连，并且位线连接至位线触点插塞的上部。同时，存储节点触点插塞设置在位线的两侧并且连接至有源区。然而，位线是对准不良的，从而位线不连接至位线触点插塞的中部，而是连接至位线触点插塞的端部。位线触点插塞连接至设置在位线两侧的存储节点触点插塞而导致短路。为了防止位线触点插塞与存储节点触点插塞之间出现短路，使位线的宽度形成为更大，或者使设置在位线的侧壁上的间隔物的宽度形成为更大。结果，有源区与存储节点触点插塞之间的接触面积减小，从而增大了电阻。
技术实现思路
本专利技术的各种实施例旨在提供一种基本上消除由现有技术的限制和缺点造成的一个或多个问题的。根据本专利技术的实施例，一种半导体器件包括半导体基板，其包括由器件隔离膜限定的有源区；位线触点孔，其通过蚀刻所述半导体基板来获得；位线触点插塞，其宽度比所述位线触点孔的宽度小；以及位线，其连接至所述位线触点插塞的上部。所述器件隔离膜包括沟槽，其形成在所述半导体基板中；侧壁氧化物膜，其形成在所述沟槽的表面上；衬垫氮化物膜，其形成在所述侧壁氧化物膜的表面上；以及分隔绝缘膜，其形成在所述衬垫氮化物膜的表面上以填埋所述沟槽。所述位线触点孔的侧剖面的上部的宽度与所述位线触点孔的侧剖面的下部的宽度相同。所述位线触点孔的侧剖面的上部的宽度比所述位线触点孔的侧剖面的下部的宽度大。所述位线触点插塞的宽度与所述位线的宽度相同。所述半导体器件还包括间隔物，其形成在所述位线和所述位线触点插塞的侧壁上。所述间隔物被埋入在所述位线触点孔中。所述半导体器件还包括存储节点触点插塞，其形成为与所述位线相邻。所述半导体器件还包括埋入型栅极，其被埋入在所述半导体基板中。根据本专利技术的实施例，一种半导体器件的制造方法包括在半导体基板上形成器件隔离膜；蚀刻所述半导体基板以形成位线触点孔；以及在所述半导体基板的上部上形成位线和位线触点插塞，所述位线触点插塞的宽度比所述位线触点孔的宽度小。形成所述器件隔离膜的步骤包括形成用于器件隔离的沟槽；在所述用于器件隔离的沟槽的侧壁和下部上形成侧壁氧化物膜；在所述侧壁氧化物膜的上部上形成衬垫氮化物膜；以及在所述衬垫氮化物膜的上部上形成分隔绝缘膜，以填埋所述用于器件隔离的沟槽。所述方法还包括在形成所述器件隔离膜之后，形成被埋入在所述半导体基板中的埋入型栅极。所述方法还包括在形成所述位线触点孔之前，在所述半导体基板上形成绝缘膜。形成所述位线触点孔的步骤包括蚀刻所述器件隔离膜和所述绝缘膜的一部分， 以形成第一位线触点孔；以及将所述有源区蚀刻至所述第一位线触点孔的底部以使所述器件隔离膜露出，来形成第二位线触点孔。所述器件隔离膜和所述有源区是以相同的蚀刻量蚀刻的。形成所述位线触点孔的步骤包括蚀刻所述绝缘膜；以及以相同的蚀刻速率蚀刻所述器件隔离膜和所述有源区。形成所述位线和所述位线触点插塞的步骤包括在所述位线触点孔的上部上形成多晶硅层、阻挡金属层、位线导电层和硬掩模层；在所述硬掩模层的上部上形成限定位线的光阻图案；以及用所述光阻图案作为蚀刻掩模蚀刻所述硬掩模层、所述位线导电层、所述阻挡金属层和所述多晶硅层。所述方法还包括在形成所述位线和所述位线触点插塞之后，在所述位线和所述位线触点插塞的上部上形成间隔物绝缘膜。形成所述间隔物绝缘膜的步骤包括将所述位线触点孔填埋。所述方法还包括在形成所述间隔物绝缘膜之后，形成与所述位线相邻的存储节点触点插塞。形成所述存储节点触点插塞的步骤包括在所述间隔物绝缘膜的上部上形成层间绝缘膜；在所述层间绝缘膜的上部上形成限定存储节点触点孔的光阻图案；用所述光阻图案和形成在所述位线的侧壁上的间隔物绝缘膜作为蚀刻掩模蚀刻所述层间绝缘膜；蚀刻形成在所述半导体基板上的间隔物绝缘膜，以使所述半导体基板露出，从而形成所述存储节点触点孔；以及形成埋入所述存储节点触点孔中的导电层。形成所述存储节点触点孔的步骤包括蚀刻所述半导体基板的从所述存储节点触点孔露出的一部分。附图说明图1为示出根据本专利技术实施例的半导体器件的剖视图。图2A至图2L为示出根据本专利技术实施例的半导体器件的制造方法的剖视图。具体实施例方式将参考附图对本专利技术进行详细说明。图1为示出根据本专利技术实施例的半导体器件的剖视图。参考图1，半导体器件包括位线114，其形成在半导体基板100上，半导体基板 100包括由器件隔离膜104限定的有源区106 ；位线触点插塞115，其在位线114的下部设置成具有与位线114的宽度相同的宽度；间隔物绝缘膜116，其形成在位线触点插塞115和位线114的侧壁上；以及存储节点触点插塞122，其设置在位线114之间并借助间隔物绝缘膜116与位线114绝缘。位线触点插塞115在通过蚀刻半导体基板100的预定本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：半导体基板，其包括由器件隔离膜限定的有源区；位线触点孔，其通过蚀刻所述半导体基板来获得；位线触点插塞，其宽度比所述位线触点孔的宽度小；以及位线，其连接至所述位线触点插塞的上部。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金承范，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR