一种基于P型外延层的BCD集成器件及其制造方法技术

一种基于P型外延层的BCD集成器件及其制造方法，属于半导体功率器件技术领域。本发明专利技术在同一衬底上集成了高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件，各器件制作于P型衬底表面的P型外延层中，并通过P型外延层实现自隔离；在高压器件下方的P型衬底和P型外延层之间具有N型埋层，在低压器件下方的两侧P型外延层可有(或没有)N型埋层。本发明专利技术通过引入N型埋层实现相同击穿电压下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ法制造的单晶硅片带来的芯片制造成本的增加，从而降低了芯片的制造成本。

【技术实现步骤摘要】

本专利技术属于半导体功率器件

技术介绍
BCD (Bipolar CMOS DM0S)工艺技术利用Bipolar晶体管的高模拟精度、CMOS的高集成度以及DMOS(Double-diffused M0SFET)的高功率特性，实现了 Bipolar模拟电路、CMOS逻辑电路、CMOS模拟电路和DMOS高压功率器件的单片集成。横向高压功率器件 LDMOS(Lateral Double-diffused M0SFET) % LIGBT(Lateral Insulated Gate Bipolar Trasistor)易于与传统CMOS器件兼容，因此在智能功率集成电路领域得到了广泛的应用。 横向高压功率器件设计的首要目的是在给定的漂移区长度下实现额定的击穿电压，其击穿电压由横向表面耐压和纵向体内耐压的最低值决定。目前，为了提升器件表面横向耐压常采用的技术有场限环、场板、横向变掺杂、降低表面场RESURF (Reduced SURface Field) 技术等。为了提高器件纵向体内耐压，通常采用高电阻率硅片作为衬底，但高阻片(> 100 Ω .cm)通常采用区熔法制造，增加了硅片成本，会增加芯片制造成本。本专利提出一种新型BCD集成器件结构及其制造方法，在横向高压功率器件的P型衬底内引入N型的埋层， 从而在反向阻断状态下，N型埋层位置引入一新的电场尖峰，在维持击穿电压不变的情况下可以使用更低电阻率的硅片作为衬底，避免了采用区熔FZ(Float-Zone Technique)法制造的单晶硅片带来的芯片制造成本的增加，可降低BCD高压芯片的制造成本。本专利技术所构成的BCD器件可以用于AC-DC开关电源IC和高压栅驱动IC等高压功率集成电路中。
技术实现思路
本专利技术提供一种基于P型外延层的B⑶集成器件及其制造方法，能够在同一芯片上集成高压η沟道LDMOS (nLDMOS)、高压η沟道LIGBT (nLIGBT)、低压PMOS、低压NMOS、低压 PNP和低压NPN等半导体器件。其中，所集成的高压半导体器件与常规高压半导体器件相比由于可采用更低电阻率硅片作为衬底，即可采用CZ(Cz0ChraIski)法制造的硅片，因此具有更低的制造成本。本专利技术技术方案如下本专利技术提供的一种基于P型外延层的B⑶集成器件，如图1所示，包括集成于同一 P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压 PNP器件和低压NPN器件。所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压 NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底表面的P型外延层4中，并通过P 型外延4形成器件之间的自隔离；在高压nLDMOS器件下方的P型衬底1和P型外延层4之间具有第一 N型埋层2，在高压nLIGBT器件下方的P型衬底1和P型外延层4之间具有第二 N型埋层3。本专利技术提供的另一种基于P型外延层的BCD集成器件，如图8所示，包括集成于同一 P型衬底1上的高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件。所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底表面的P型外延层4中，并通过P型外延4形成器件之间的自隔离；所述P型外延层4包括第一 P型外延层401和第二 P型外延层402，其中第二 P型外延层402是在第一 P型外延层401表面二次外延生成的； 在高压nLDMOS器件下方的P型衬底1和第一 P型外延层401之间具有第一 N型埋层2，在高压nLIGBT器件下方的P型衬底1和第一 P型外延层401之间具有第二 N型埋层3，在低压PMOS器件和低压NMOS器件下方的第一 P型外延层401和第二 P型外延层402之间具有第三N型埋层5，在低压PNP器件下方的第一 P型外延层401和第二 P型外延层402之间具有第四N型埋层6，在低压NPN器件下方的第一 P型外延层401和第二 P型外延层402之间具有第五N型埋层7。上述基于P型外延层的B⑶集成器件的制造方法包括以下步骤第一步在P型衬底1中，离子注入N型杂质扩散形成第一、二 N型埋层2 3，P 型衬底电阻率为10 200 Ω · cm, N型杂质注入剂量为lE12cnT2 lE16cnT2。第二步在P型衬底1上，外延形成P型外延层4，外延层浓度为IEHcm 3 lE16cm_3，外延层厚度为5 μ m 100 μ m。第三步在P型外延层4中，离子注入N型杂质扩散形成高压nLDMOS器件、高压 nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件的N阱9 13， N型杂质注入剂量为lE12cnT2 lE15cnT2，结深15 μ m 25 μ m。第四步在P型外延层4中，离子注入P型杂质扩散形成高压nLDMOS器件、高压 nLIGBT器件、低压NMOS器件和低压NPN器件的P阱15 18。P型杂质注入剂量为lE12cnT2 IEHcnT2。第五步在高压nLIGBT器件的N阱10中，离子注入N型杂质扩散形成高压nLIGBT 器件的N型缓冲层14，N型杂质注入剂量为lE12cnT2 lE15cm_2。第六步硅局部氧化LOCOS (Local Oxidation of Silicon)工艺形成场氧化层19， 0. 3ym 2ym。第七步形成高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件和低压NMOS器件的栅氧化层20 23，栅氧化层厚度为7nm lOOnm。第八步形成高压nLDMOS器件的多晶硅栅M和多晶硅场板28，高压nLIGBT器件的多晶硅栅25和多晶硅场板四，低压PMOS器件的多晶硅栅沈和低压NMOS器件的多晶硅栅27。第九步离子注入P型杂质(或N型杂质)形成高压nLDMOS器件的P+阱接触区 30，高压nLIGBT器件的P+阱接触区31，高压nLIGBT器件的P+阳极区32，低压PMOS的源极区33和漏极区34，低压PNP的集电极区35和发射极区36，低压NPN的基极区37。P型杂质注入剂量为lE15cm_2 2E16cm_2 (形成高压nLDMOS器件的源极区38和漏极区39，高压 nLIGBT器件的阴极区40，低压NMOS的源极区41和漏极区42，低压PNP的基极区43，低压 NPN的集电极区44和发射极区45。N型杂质注入剂量为lE15cnT2 2E16cnT2)。第十步离子注入N型杂质(或P型杂质)形成高压nLDMOS器件的源极区38和漏极区39，高压nLIGBT器件的阴极区40，低压NMOS的源极区41和漏极区42，低压PNP的基极区43，低压NPN的集电极区44和发射极区45。N型杂质注入剂量为lE15cnT2 2E16cnT2 (形成高压nLDMOS器件的P+阱接触区30，高压nLIGBT器件的P+阱接触区31，高压nLIGBT器件的P+阳极区32，低压PMOS的源极区33和漏极区34，低压PNP的集电极区35和发射极区36，低压NPN的基极区37。P型杂质注入剂量为lE15cnT2 2E16cnT2)。第—^一步淀本文档来自技高网...

【技术保护点】
１．一种基于Ｐ型外延层的ＢＣＤ集成器件，包括集成于同一Ｐ型衬底（１）上的高压ｎＬＤＭＯＳ器件、高压ｎＬＩＧＢＴ器件、低压ＰＭＯＳ器件、低压ＮＭＯＳ器件、低压ＰＮＰ器件和低压ＮＰＮ器件；其特征在于：所述高压ｎＬＤＭＯＳ器件、高压ｎＬＩＧＢＴ器件、低压ＰＭＯＳ器件、低压ＮＭＯＳ器件、低压ＰＮＰ器件和低压ＮＰＮ器件制作于Ｐ型衬底表面的Ｐ型外延层（４）中，并通过Ｐ型外延（４）形成器件之间的自隔离；在高压ｎＬＤＭＯＳ器件下方的Ｐ型衬底（１）和Ｐ型外延层（４）之间具有第一Ｎ型埋层（２），在高压ｎＬＩＧＢＴ器件下方的Ｐ型衬底（１）和Ｐ型外延层（４）之间具有第二Ｎ型埋层（３）。

【技术特征摘要】
1.一种基于P型外延层的BCD集成器件，包括集成于同一 P型衬底(1)上的高压 nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN 器件；其特征在于所述高压nLDMOS器件、高压nLIGBT器件、低压PMOS器件、低压NMOS器件、低压PNP器件和低压NPN器件制作于P型衬底表面的P型外延层(4)中，并通过P型外延⑷形成器件之间的自隔离；在高压nLDMOS器件下方的P型衬底⑴和P型外延层⑷ 之间具有第一 N型埋层O)，在高压nLIGBT器件下方的P型衬底(1)和P型外延层(4)之间具有第二 N型埋层(3)。2.根据权利要求1所述的基于P型外延层的BCD集成器件，其特征在于，所述P型外延层(4)包括第一 P型外延层(401)和第二 P型外延层002)，其中第二 P型外延层(402)是在第一 P型外延层(401)表面二次外延生成的；第一 N型埋层( 位于高压nLDMOS器件下方的P型衬底(1)和第一 P型外延层(401)之间，第二 N型埋层C3)位于高压nLIGBT器件下方的P型衬底(1)和第一 P型外延层(401)之间，在低压PMOS器件和低压NMOS器件下方的第一 P型外延层(401)和第二 P型外延层(40 之间还具有第三N型埋层(5)，在低压 PNP器件下方的第一 P型外延层001)和第二 P型外延层(40 之间还具有第四N型埋层 (6)，在低压NPN器件下方的第一 P型外延层(401)和第二 P型外延层(40 之间还具有第五N型埋层(7)。3.根据权利要求1或2所述的基于P型外延层的BCD集成器件，其特征在于所述高压nLDMOS器件包括P型外延层⑷中的N阱(9)和P阱(15)，P阱(15)中具有并排、且与源极金属G7)相连的P+阱接触区(30)和N+源极区(38)，N阱(9)中具有与漏极金属(48)相连的N+漏极区(39) ；N讲(9)和P阱(15)之间间隔的P型外延层(4)表面具有栅氧化层(20)，栅氧化层00)的表面具有多晶硅栅04) ；N阱(9)表面具有场氧化层(19)，场氧化层(19)与漏极金属08)之间具有多晶硅场板08)；多晶硅栅(M)、源极金属G7)和漏极金属08)之间具有金属前介质G6)；所述高压nLIGBT器件包括P型外延层⑷中的N阱(10)和P阱(16)，P阱16)中具有并排、且与阴极金属G9)相连的P+阱接触区(31)和N+阴极区G0)，N阱(10)中具有N 型缓冲层(14)，N型缓冲层(14)中具有与阳极金属(50)相连的N+漏极区P+阳极区(32)； N阱(10)和P阱(16)之间间隔的P型外延层⑷表面具有栅氧化层(21)，栅氧化层的表面具有多晶硅栅05) ；N阱(10)表面具有场氧化层(19)，场氧化层(19)与阳极金属 (50)之间具有多晶硅场板(29)；多晶硅栅(25)、阴极金属(49)和阳极金属(50)之间具有金属前介质(46)；所述低压PMOS器件包括P型外延层(4)中的N阱(11)，N阱(11)中具有分别与源极金属(51)相连的P+源极区(33)和与漏极金属(52)相连的P+漏极区(34) ；P+源极区(33) 和P+漏极区(34)之间的N阱(11)的表面具有栅氧化层(22)，栅氧化层0 的表面具有多晶硅栅(26)；所述低压NMOS器件包括P型外延层(4)中的N阱(11)，N阱(11)中具有P阱(17)， P讲(17)中具有分别与源极金属(53)相连的N+源极区和与漏极金属(54)相连的N+ 漏极区(42) ；N+源极区(41)和N+漏极区(42)之间的N阱(11)的表面具有栅氧化层(23), 栅氧化层0 的表面具有多晶硅栅(XT)；所述低压PNP器件包括P型外延层中的N阱(12)，N阱(12)中具有分别与集电极金属(55)相连的P+集电极区(35)、与发射极金属(56)相连的P+发射极区(36)、与基极金属(57)相连的N+基区接触区(43)；所述低压NPN器件包括P型外延层(4)中的N阱(13)，N阱(13)中具有P阱(18)和与集电极金属(5...

【专利技术属性】
技术研发人员：乔明，银杉，赵远远，何逸涛，胡曦，王猛，庄翔，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90