在一个实施例中，本发明专利技术包括半导体装置。所述半导体装置包含第一半导体区、第二半导体区及沟槽区。所述第一半导体区具有第一导电率类型及第一导电率浓度。所述沟槽区包括与所述第一半导体区接触的金属层以形成金属-半导体结。所述第二半导体区邻近于所述第一半导体区且具有第二导电率类型及第二导电率浓度。所述第二半导体区与所述第一半导体区形成PN结，且所述沟槽区具有一深度使得所述金属-半导体结靠近于所述PN结。
【技术实现步骤摘要】
本专利技术涉及沟槽金属氧化物半导体(M0Q装置，且特定来说涉及具有肖特基二极 管的沟槽MOS装置及制造所述沟槽MOS装置的方法。
技术介绍
除非本文另有指示，本章节中所描述的方法对于本申请案中的权利要求书来说并 非现有技术，且即使包括在本章节中也不表示就是现有技术。沟槽MOS装置通常用作功率集成电路中的晶体管。沟槽MOS装置可与常规PN 二 极管并联制造，以便在正向偏置时减小所述装置的接通电压。MOS晶体管的阈值可经设计而 远远小于典型PN结的0. 6V的接通电压。接通电压的减小转化为任何给定电流的较小电压 降，且因此转化为所述装置的总功率节省。在整流器应用中，沟槽MOS装置通常可具有慢的切换响应时间，使得在沟槽MOS装 置响应并减小正向电压之前的一部分时间内所述PN结可在0. 6V下完全偏置。所述切换的 频率越高，此特性可越显著且可浪费越多的功率。因此，需要改善的沟槽MOS装置。本专利技术通过提供具有肖特基二极管的沟槽MOS 装置及用于制造所述沟槽MOS装置的方法解决这些及其它问题。
技术实现思路
在一个实施例中，本专利技术包括半导体装置。所述半导体装置包含第一半导体区、第 二半导体区及沟槽区。所述第一半导体区具有第一导电率类型及第一导电率浓度。所述沟 槽区包括与所述第一半导体区接触的金属层以形成金属-半导体结。所述第二半导体区邻 近于所述第一半导体区且具有第二导电率类型及第二导电率浓度。所述第二半导体区与所 述第一半导体区形成PN结，且所述沟槽区具有一深度使得所述金属-半导体结靠近于所述 PN结。以下详细说明及附图提供对本专利技术的性质及优点的更好理解。 附图说明图1图解说明根据本专利技术的一个实施例的半导体装置。图2A到2C图解说明根据本专利技术的一个实施例的用于制造半导体装置的方法。图3图解说明根据本专利技术的一个实施例的具有多个沟槽MOS装置及肖特基二极管 的半导体装置的截面。具体实施例方式本文描述的是用于具有肖特基二极管的沟槽MOS装置的技术及用于制造所述沟 槽MOS装置的方法。出于解释的目的，以下说明中陈述了众多实例及具体细节，以便提供对 本专利技术的透彻理解。然而，所属领域的技术人员将明了，由权利要求书界定的本专利技术可包括这些实例中的一些或所有特征自身或与以下所描述的其它特征的组合，且可进一步包括本 文所描述的特征及概念的修改及等效内容。图1图解说明根据本专利技术的一个实施例的半导体装置100。半导体装置100可用 作整流器，从而在正向偏置状态中使电流通过且在反向偏置状态中阻挡电流。半导体装置 100包括集成在沟槽MOS装置102与沟槽MOS装置103之间的沟槽129。沟槽1 可填充 有金属以在所述沟槽的底部处形成肖特基二极管101，如以下更详细描述。沟槽MOS装置 102及103在正向偏置状态中提供减小的接通电压，且肖特基二极管101在向正向偏置状态 的转换期间提供减小的接通电压。通过维持低接通电压可在正向偏置状态及向所述正向偏 置状态的转换两者中节约功率。沟槽MOS装置102在正向偏置稳定状态中使电流通过。P+半导体区109可具有比 P-半导体区111大的浓度，且因此可建立与金属层128的更好接触。金属层1 可耦合到 半导体装置100的阳极端子。当正向偏置时，电流可从P+半导体区109流到P-半导体区 111。PN结131可被正向偏置且电流可从P-半导体区111流到η-印i区115。衬底116可 接收此电流且可耦合到半导体装置100的阴极端子。P-延伸区113可修改PN结131的位 置。沟槽MOS装置102经配置以提供接通电压的减小。PN结131可具有0. 6V的接通 电压，所述电压可由与所述结并联定位的低阈值MOS装置减小。沟槽MOS装置102包括N+ 区106、P-区109及111、η-印i区115、栅极1；34。栅极1；34可包括导电材料，例如多晶硅。 当经偏置而大于所述阈值时，栅极134可在P-区111内形成反转层。此反转层可沿栅极 134的侧部分定位，超出电介质层114。此反转层可在小于0. 2V的低阈值下起始且可提供 接通电压的减小。沟槽MOS装置103与沟槽MOS装置102类似地操作。沟槽MOS装置103包括栅极 135、N+半导体区118、层间电介质(ILD) 120、P+半导体区121、P-半导体区123、P-延伸 区125、栅极氧化物层127、n-epi区115、η+衬底116及金属层128，其对应于沟槽MOS装 置102的栅极134、N+半导体区106、层间电介质(ILD) 107、P+半导体区109、P-半导体区 111、P-延伸区113、栅极氧化物层114、η-印i区115、η+衬底116及金属层128。肖特基二极管101提供具有低阈值的快速切换二极管，其可在转换期间减小接通 电压。半导体装置100可切换为整流器且与所述PN结并联的低阈值MOS装置可不足够快 速地响应。肖特基二极管101的接通电压可以是十分之几伏且可具有快速响应时间。肖特 基二极管101形成于rnpi区115与金属层1 之间的金属-半导体结之间。肖特基二极 管101的位置可有助于在转换期间减小半导体装置100的接通电压。肖特基二极管101的宽度139可由P-延伸区113及125调整。P-延伸113及125 变得越宽，肖特基二极管101的宽度139越小。可减小宽度139以改善反向泄露。宽度139 的减小也可增加肖特基二极管101的接通电压特性。沟槽区1 具有深度136，其与PN结131及132靠近地放置肖特基二极管101。PN 结131从与沟槽104的下部侧的交点向与沟槽129的交点向上弯曲。P-延伸113调整PN 结131与沟槽129的交点的放置且P-半导体区111界定PN结131与沟槽104及129的交 点。P-半导体区111的宽度以及深度136可影响电流流动及肖特基101在转换期间可减小 接通电压的速度。半导体装置100还可包括额外沟槽MOS装置140到141。沟槽MOS装置140及141 可分别形成为沟槽MOS装置102及103的补充结构且以类似方式起作用。沟槽MOS装置140 包括栅极134、N+半导体区105、层间电介质(ILD) 107、P+半导体区108、P_半导体区110、 P-延伸区112、栅极氧化物层114、n-epi区115、η+衬底116及金属层128，其对应于沟槽 MOS装置102的栅极134、Ν+半导体区106、层间电介质(ILD) 107、Ρ+半导体区109、Ρ_半导 体区111、Ρ-延伸区113、栅极氧化物层114,n-epi区115、n+衬底116及金属层128。P-延 伸112还可贡献于肖特基二极管137的宽度。PN结130可靠近于肖特基二极管137。沟槽MOS装置141包括栅极135、N+半导体区119、层间电介质(ILD) 120、P+半导 体区122、P-半导体区124、P-延伸区126、栅极氧化物层127、n_印i区115、n+衬底116及 金属层128，其对应于沟槽MOS装置103的栅极135、N+半导体区118、层间电介质(ILD) 120、 P+半导体区121、P-半导体区123、P-延伸区125、栅极氧化物层127、η-印i区115、η+衬 底116及金属层128本文档来自技高网...
【技术保护点】
一种半导体装置，其包含：第一半导体区，其具有第一导电率类型及第一导电率浓度；第一沟槽，其包括与所述第一半导体区接触的金属层以形成金属－半导体结；及第二半导体区，其邻近于所述第一半导体区及所述金属－半导体结，所述第二半导体区具有第二导电率类型及第二导电率浓度，其中所述第二半导体区与所述第一半导体区形成ＰＮ结。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：庄乔舜，
申请(专利权)人：达尔科技股份有限公司，
类型：发明
国别省市：71
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