半导体集成电路制造技术

本发明专利技术提供一种半导体集成电路，其中所希望电路通过结合和布置多个标准单元并且将该单元连接在一起而形成，该多个标准单元的单元长度，即，一对相对边之间的间隔被标准化，形成所希望电路的多个标准单元包括互补同相驱动标准单元，每个互补同相驱动标准单元都包括导电类型彼此互补且栅极电极连接在一起的多个互补晶体管对，并且全部互补晶体管对的Ｎ（≥２）对被同相驱动，互补同相驱动标准单元的标准单元长度的尺寸定义为Ｍ倍单元长度，该Ｍ倍单元长度是单个互补晶体管对的基本单元长度的Ｍ（Ｎ≥Ｍ≥２）倍。

【技术实现步骤摘要】

本专利技术涉及具有所希望的电路的半导体集成电路，该所希望的电路通过结合和布 置每一个都具有晶体管和栅极电极的多个标准单元且将这些单元连接在一起而形成。
技术介绍
在通用的标准单元中，其在彼 此垂直的方向(所谓的垂直方向和水平方向)上的 尺寸的至少之一标准化为几种类型，例如，三种类型。所谓的垂直尺寸称为标准单元的高 度。该高度标准化为大约三种类型。这里，为了避免该单元尺寸(高度)与其垂直于半导 体基板的结构高度之间的混淆，单元尺寸将不称为“高度”。代之，为了方便起见该尺寸将称 为“标准单元长度”。甚至在几种标准长度的标准单元全体可以用在LSI (大规模集成)中时，与相同的 电路模块中一样，局部地看时也采用了相同的标准长度，来保证单元有效的布局。因此，可获得具有相同标准单元长度的各种类型的标准单元且其被登记在库里。 通常，诸如内部配线图案的标准单元图案被限制于沿着标准单元长度的布局间隔。相反，在与共用单元长度垂直的方向(所谓的水平方向)上的标准单元尺寸可用 于根据栅电路规模的各种长度。在下文，为了方便起见，在垂直于共用单元长度的方向上的 单元尺寸称为“任意单元长度”。反相器通常是由标准单元系统实现的逻辑电路的最基本的构建模块(building block)。反相器通过在VDD和VSS线之间串联连接NMOS和PMOS晶体管形成，从而共享栅 极。在逻辑电路所用的最基本标准单元中，VDD线的中心和VSS线的中心之间的距离是标准 单元长度，并且当VDD和VSS线交替且彼此平行布置时，沿着VDD和VSS线的方向是任意单 元长度方向。该最基本标准单元根据标准单元电路的规模通过适当增加或减少任意单元长 度的尺寸而设计。这样的基本标准单元具有适合于匪OS和PMOS栅极长度总和的CMOS对 的标准单元长度。这样的标准单元具有适合于单一 CMOS对的高度。因此，在下文，该单元 称为“单高度单元”。例如，在日本特开第Hei 10-173055号公报中描述了每一个都具有CMOS对的标准 单元长度的标准单元的布局。
技术实现思路
如果用标准单元实现的电路为基本的逻辑门电路，如反相器或NAND电路，就不会 有问题。然而，存在单高度构造不能适应电路规模的情况。例如，我们假设存在很多CMOS对的栅极必须同相驱动的方式构造的标准单元。在该标准单元中，每个CMOS对中的PMOS和NMOS晶体管栅极例如由多晶硅制作的 栅极线连接。然而，几个栅极线还必须短接在一起。因此，栅极线通过上层配线(通常，在 第一层中的金属配线)连接在一起。然而，在该标准单元中还需要很多其它的内部配线以 将晶体管的栅极连接到其它晶体管的源极或漏极。结果，可能不能保证用上层配线将栅极连接在一起的空间。即使保证了空间，也可能需要设计以复杂方式弯曲的配线，因此导致降低设计和 掩模制备的可加工性，并且导致较高的成本。如果不能保证空间，则除了增加标准单元规范中的标准单元长度以提供更大的余 裕或者利用较高层中的配线以外没有别的选择。然而，增加标准单元长度导致单元的CMOS对之外的区域中以及诸如反相器的小 规模基本电路中的浪费。而且，利用高层中的配线(例如，第二金属配线层中的配线)使得 其中其他配线被假定为将要形成在第二金属配线层中的空间混乱。所希望的是，当半导体集成电路包含用于实现适合于同相驱动多个互补晶体管对 (例如，CMOS对)的电路的标准单元时，提供的半导体集成电路具有不可能产生浪费的空间 且成本上有利的单元布置。在根据本专利技术实施例的半导体集成电路中，所希望的电路通过结合和布置多个标 准单元并且将这些单元连接在一起而形成。标准单元的单元长度，即，一对相对边之间的间 隔被标准化。这些标准单元包括互补同相驱动标准单元。互补同相驱动标准单元的每一个 都包括多个互补晶体管对，其在导电类型上彼此互补，并且它们具有连接在一起的栅极电 极。全部互补晶体管对的N( ^ 2)对被同相驱动。此外，互补同相驱动标准单元的标准单元 长度的尺寸定义为M倍单元长度，它是单个互补晶体管对的基本单元长度的M(N ^M ^ 2) 倍。在互补同相驱动标准单元中，将被同相驱动的N个互补晶体管对的至少M对的公用栅 极电极呈直线地布置在M倍单元长度的方向上。在本专利技术的实施例中，具有基本单元长度的单高度单元或者标准单元以及具有M 倍单元长度的多高度单元或者互补同相驱动标准单元优选彼此相邻设置以形成所希望的 电路。此外，在相邻于单高度单元设置时，多高度单元优选具有允许电源线共享的电源线布 置结构。在根据本专利技术实施例的半导体集成电路的上述构造中，如果为了同相驱动需要电 短路，则将被同相驱动的多个互补晶体管对的栅极电极与公用栅极线自身整体形成。这提 供了数量减少的短接栅极线所需的内部配线，因此消除了浪费空间。此外，这消除了需要以 复杂的形状形成内部配线。因为多高度单元优选与相邻单高度单元具有电源线共享结构，所以上述优选构造 不妨碍标准单元布置系统的优点。此时，单高度单元仅需要具有适合于小规模电路的需要 的最小基本单元长度。多高度单元的标准单元长度是其基本单元长度的多倍。这使得即使 增加多高度单元的标准单元长度也能够保证与其它围绕单元的电源线共享结构。此外，在 此情况下，单高度单元具有适合于小规模电路的需要的最小基本单元长度，因此消除了浪 费空间。本专利技术提供的半导体集成电路，当半导体集成电路包含标准单元以实现适合于同 相驱动多个互补晶体管对(例如，CMOS对)的电路时，具有不可能产生浪费的空间且成本 上有利的单元布置。附图说明图1是根据第一至第三实施例的集成电路聚焦于单元布置的平面示意图2A至2C是用于描述单高度布置技术不便的布置图；图3是第一实施例中第一应用示例的等效电路图；图4的是第一实施例中第一应用示例的第一布置图；图5是第一实施例中比较示例1的布置图；图6A和6B是第一实施例的第二应用示例的等效电路图；图7是第一实施例中第二应用示例的第一布置图；图8是第一实施例中第二应用示例的第二布置图；图9是第一实施例中比较示例2的布置图；图10是第一实施例中第三应用示例的等效电路图；图11是第一实施例中第三应用示例的布置图；图12A和12B是第一实施例中第四应用示例的等效电路图；图13是第一实施例中第四应用示例的布置图；图14是第二实施例中的布置图；图15是第三实施例中的布置图；图16是修改示例的第一布置图；以及图17是修改示例的第二布置图。具体实施例方式下面，将参考附图以双高度和三高度电路单元为主要示例描述本专利技术的实施例。1.第一实施例以四个应用示例(电路示例)示出了应用本专利技术的双高度单元的 实施例。在第一和第二应用示例中，将采用比较示例1和2描述通过应用本专利技术获得的效^ ο2.第二实施例应用本专利技术的三高度单元的实施例。3.第三实施例应用本专利技术的L状单元(与三高度单元具有相同功能的双高度单 元)的实施例。4.修改示例将描述有关基板接触的两个修改示例。<1.第一实施例>图1是根据实施例的集成电路聚焦于单元布局的示意性平面图。在图1中，矩形区域的每一个都称为单元。由参考标号SC表示的单元是标准单元。 标准单元SC是库中登记的预先设计且标准化的功能电路单元，如反相器或NAND门。尽管 是数据的集合，但是标准单元SC本文档来自技高网...

【技术保护点】
一种半导体集成电路，其中通过结合和布置多个标准单元且将所述多个标准单元连接在一起而形成所希望的电路，所述多个标准单元的单元长度，即，一对相对边之间的间隔被标准化，形成所述所希望的电路的所述多个标准单元包括互补同相驱动标准单元，该互补同相驱动标准单元的每个都包括导电类型彼此互补且栅极电极连接在一起的多个互补晶体管对，并且全部所述互补晶体管对中的Ｎ（≥２）对被同相驱动，而且所述互补同相驱动标准单元的标准化的所述单元长度的尺寸定义为Ｍ倍单元长度，该Ｍ倍单元长度是单个互补晶体管对的基本单元长度的Ｍ（Ｎ≥Ｍ≥２）倍，并且将被同相驱动的Ｎ个互补晶体管对中的至少Ｍ对的公用栅极电极呈直线地布置在所述Ｍ倍单元长度的方向上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：田中义则，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]