包括数据压缩测试电路的半导体存储装置制造方法及图纸

技术编号:6354015 阅读:168 留言:0更新日期:2012-04-11 18:40
本发明专利技术提供一种具有层叠的第一芯片和第二芯片的半导体存储装置,包括:第一芯片测试信号发生单元,位于第一芯片中,并被配置为在测试模式下响应于第一芯片压缩数据确定信号而产生第一芯片测试信号;第二芯片测试信号发生单元,位于第二芯片中,并被配置为在测试模式下响应于第二芯片压缩数据确定信号而产生第二芯片测试信号;和最终数据确定单元,被配置为在测试模式下响应于第一芯片测试信号和第二芯片测试信号而产生最终测试信号。

【技术实现步骤摘要】

本公开的各个实施例总体上涉及半导体存储装置,更具体而言,涉及包括数据压 缩测试电路的半导体存储装置。
技术介绍
半导体存储装置具有大量的存储单元并能储存高容量数据。为了改善半导体存储 装置的可靠性,通常执行测试来确认存储单元中是否发生了失效,并实施修复来用单独提 供的存储单元替换失效的存储单元。然而,由于半导体存储装置具有如上所述的大量存储 单元,不可能一个接一个地测试所述存储单元来确认是否发生了失效。因此,需要一种能够 在短时间段内确认半导体存储装置的存储单元的正常操作的测试方法。图1是示意性地图示现有的半导体存储装置的结构的图。参见图1,半导体存储装 置将经由数据输入/输出线而从存储体BANKO至BANK3输出的数据压缩,并通过同时地确 定所压缩的数据来测试存储单元中是否发生了失效。这被称作对半导体存储装置的数据压 缩测试。具体地,在第一、第三和第五数据以高电平数据储存在第一存储体BANKO中的情况 下,测试电路将第一、第三和第五数据压缩为一个数据。此时,如果三个数据全部具有高电 平,则输出具有例如高电平的确定信号,并可以认为数据是正常输出的。如果三个数据中的 任何一个具有不同本文档来自技高网...

【技术保护点】
1.一种具有层叠的第一芯片和第二芯片的半导体存储装置,包括:第一芯片测试信号发生单元,所述第一芯片测试信号发生单元位于所述第一芯片中,并被配置为在测试模式下响应于第一芯片压缩数据确定信号而产生第一芯片测试信号;第二芯片测试信号发生单元,所述第二芯片测试信号发生单元位于所述第二芯片中,并被配置为在所述测试模式下响应于第二芯片压缩数据确定信号而产生第二芯片测试信号;和最终数据确定单元,所述最终数据确定单元被配置为在所述测试模式下响应于所述第一芯片测试信号和所述第二芯片测试信号而产生最终测试信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员:朴日光尹泰植
申请(专利权)人:海力士半导体有限公司
类型:发明
国别省市:KR[韩国]

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