芯片堆叠封装结构及其制造方法技术

本发明专利技术提供一种芯片堆叠封装结构及其方法。芯片堆叠封装结构包含一主要基板模块、一第一中继基板模块以及一封胶树脂。主要基板模块具有一基板及一第一芯片。基板具有一第一表面与相对的第二表面。第一芯片设置于第一表面上且通过第一凸块电性连接至基板。第一中继基板模块包含一第一中继基板及第二芯片，该第一中继基板具有多个第一开孔的核心层及容置第一芯片的第一容置空间。第二芯片设置于第一中继基板上。封胶树脂用以封装主要基板模块与第一中继基板模块。

【技术实现步骤摘要】

本专利技术是有关于一种半导体封装结构，且特别是有关于一种堆叠封装结构。
技术介绍
随着电子产品功能与应用的需求的急遽增加，封装技术亦朝着高密度微小化、单 芯片封装到多芯片封装、二维尺度到三维尺度的方向发展。其中系统化封装技术(System In Package)是一种可整合不同电路功能芯片的较佳方法，其利用表面粘着(Surface Mount Technology ；SMT)制程将不同的芯片堆叠整合于同一基板上，借以有效缩减封装面 积，具有体积小、高频、高速、生产周期短与低成本的优点。请参照图4，图4是根据一已知的芯片堆叠封装结构700所绘示的结构剖面图。芯 片堆叠封装结构700包括基板510、第一芯片520、第二芯片530以及多条打线540和550。 其中第一芯片520固设于基材510之上，并通过打线540与基材510电性连接。第二芯片 530堆叠于第一芯片520之上，且通过打线550与基板510电性连接。然而，由于叠设于上层的芯片，例如第二芯片530，必须迁就下层芯片(第一芯片 520)的打线(打线540)配置，因此上层芯片(第二芯片530)尺寸必须小于下层芯片。同 时也限制了芯片堆叠的数量与整体厚度的弹性。又因为上层芯片的尺寸较小，必须延长打 线550的配线长度并扩大其线弧，方能使其与基材510电性连接。当后续进行压模制程时， 该些被延长的打线容易受到冲移，而出现短路的现象，影响制程良率。请参照图5，图5是根据另一种芯片堆叠封装结构800所绘示的结构剖面图。芯片 堆叠封装结构800包括基板610、第一芯片620、第二芯片630、多条打线640和650以及位 于第一芯片620和第二芯片630之间的虚拟芯片660。其中第一芯片620叠设于基板610 上，并通过打线640使第一焊垫670与基材610电性连接。虚拟芯片660叠设于第一芯片 620之上。第二芯片则叠设于虚拟芯片660之上，并通过打线650使第二焊垫680与基材 610电性连接。通过尺寸小于第一芯片620的虚拟芯片660的设置，不仅可在第一芯片620 和第二芯片630之间，提供足够的布线空间与线弧高度，以容纳打线640，而且不会限制上 层芯片(第二芯片630)的堆叠尺寸。因此第二芯片630的尺寸实质等于第一芯片620的 尺寸。然而虚拟芯片的设置，不仅会增加芯片堆叠的厚度，且徒增制程成本，更限制了结 构微小化与高密度的趋势。因此有需要提供一种良率高、制程低廉且不会限制封装密度的芯片堆叠封装结 构。
技术实现思路
本专利技术的一目的在提供一种芯片堆叠封装结构(chip-stacked packagestructure)。该芯片堆叠封装结构包含一主要基板模块、一第一中继基板模块以及 一封胶树脂。主要基板模块包含一基板以及一第一芯片。基板具有一第一表面与相对的第二表面，第一表面上设置有一第一芯片接合区以及多个第一焊垫。第一芯片具有一第一 有源面与一第一晶背，第一有源面上系具有多个第一凸块，并以其第一凸块覆晶接合于基 板之第一芯片接合区。第一中继基板模块包含一第一中继基板以及一第二芯片，第一中继 基板还包含一核心层、一图案化线路层以及一焊罩层。核心层具有多个第一开孔(through hole)与一第一容置空间，第一容置空间容置第一芯片，而多个第一开孔内设置有至少一第 一介层导通材(via plug)以与基板的第一焊垫接合。图案化线路层形成于核心层上且与 至少一介层导通材电性连接。焊罩层覆盖设置于该少一图案化线路层上，且第一焊罩层具 有至少一开口以暴露部分至少一图案化线路层以形成一第二芯片接合区。第二芯片具有一 第二有源面与一第二晶背，第二有源面上设置有多个第二凸块，并以第二凸块覆晶接合于 该第一中继基板上焊罩层的第二芯片接合区中。封胶树脂包覆主要基板模块以及第一中继 基板模块。在本专利技术的一实施例中，该第一中继基板的焊罩层上设有多个第二开孔，以暴露 出部分的图案化线路层形成有至少一第二焊垫。在本专利技术的一实施例中，还包含一第二中继基板模块，其具有与第一中继基板相 同的构件，第二中继基板垂向堆叠于第一中继基板模块的第一中继基板上以形成上下层堆 叠结构，且该第二中继基板模块的该些第二焊垫电性连接至该第一中继基板。在本专利技术的 一实施例中，该第一中继基板的第一介层导通材与基板的第一焊垫之间设有第一焊锡，以 提供较佳的结合性，其中该第一焊锡的材质较佳的可为锡铅或无铅等焊料材质。在本专利技术的一实施例中，还包含该多个焊球(solder bump)设置于该基板的该第 二表面。在本专利技术的一实施例中，还包含一粘着层(adhesive)设置于至少一图案化线路 层与第一芯片的第一晶背之间。在本专利技术的一实施例中，还包括一充填胶(underfill material)，包覆该些第一 凸块与第二凸块。本专利技术的再一目的在提供一种芯片堆叠封装结构的制造方法。此方法包含下列 步骤，首先，先提供一主要基板模块，该主要基板模块包含一基板与一第一芯片。基板具有 一第一表面与相对的第二表面，基板的第一表面上具有一第一芯片接合区及至少一第一焊 垫。第一芯片具有一第一有源面与一第一晶背，其中第一有源面上设置有多个第一凸块，并 覆晶接合且电性连接于该基板的第一芯片接合区上。接着，提供一第一中继基板模块叠设 于该主要基板模块的基板上，该第一中继基板模块包含一第一中继基板及一第二芯片。第 一中继基板还包含一核心层、一图案化线路层以及一焊罩层。核心层具有多个第一开孔以 及一第一容置空间容置该第一芯片。而多个第一开孔内设置有至少一第一介层导通材(via plug)以与主要基板的第一焊垫接合。图案化线路层形成于核心层上且与至少一第一介层 导通材电性连接。焊罩层(solder mask)覆盖设置于至少一图案化线路层上，且焊罩层具 有至少一开口以暴露部分至少一图案化线路层，以形成一第二芯片接合区。第二芯片具有 一第二有源面与一第二晶背，第二有源面上设置有多个第二凸块，并通过第二凸块覆晶接 合且电性连接于该第一中继基板的焊罩层的第二芯片接合区中。最后，使用一封胶树脂以 封装该主要基板模块与该第一中继基板模块。在本专利技术的一实施例中，在该提供主要基板模块的步骤还包含提供多个焊球设置于该基板的该第二表面。 在本专利技术的一实施例中，在使用该封胶树脂以封装该主要基板模块与该中继基板模块的步骤之前，还包含提供另一与构件与第一中继基板模块相同的第二中继基板模块垂向堆叠且电性连接于该第一中继基板模块的第一中继基板上，以形成上下堆叠型态。 根据以上所述的实施例，本专利技术的技术特征是在覆晶堆叠的下层芯片的晶背上，设置一具图案化线路层的中继基板模块，通过图案化线路层的布线(或开孔)和后续堆叠于其上的上层芯片的焊垫(或焊锡)电性匹配。借此，在连接上层芯片与基板时不需要延长打线长度或加大打线弧度，以解决已知技术中，线弧过大的缺点。 在堆叠芯片至封装结构上时，介层导通材及芯片覆晶方式取代打线以电性连接芯片堆叠封装结构中的芯片与基板。本专利技术的实施例具有增加散热1改善基板与芯片的电性连接，以及降低芯片堆叠封装结构整体厚度的优点。 可以了解的是上述内容和后附的说明书内容，将通过实施例以更明显易懂并作进一步的说明。附图说明 为让本专利技术的上述和其本文档来自技高网...

【技术保护点】
１．一种芯片堆叠封装结构，其特征在于，包括：一主要基板模块，其包含：一基板，该基板具有一第一表面与相对的第二表面，该第一表面上设置有一第一芯片接合区以及多个第一焊垫；以及一第一芯片，具有一第一有源面与一第一晶背，该第一有源面上具有多个第一凸块，并以该些第一凸块覆晶接合于且电性连接于该基板的该第一芯片接合区；一第一中继基板模块，其包含：一第一中继基板，其包含：一核心层，具有多个第一开孔与一第一容置空间，该第一容置空间容置该第一芯片，而多个第一开孔内设置有至少一第一介层导通材以与该基板的该些第一焊垫接合，以及；一图案化线路层，形成于该核心层上且与该至少一介层导通材电性连接；以及一焊罩层，覆盖设置于该至少一图案化线路层上，且该焊罩层具有一开口以暴露部分该至少一图案化线路层形成一第二芯片接合区；以及一第二芯片，具有一第二有源面与一第二晶背，该第二有源面上设置有多个第二凸块，并以该些第二凸块覆晶接合于该第一中继基板上该焊罩层的该第二芯片接合区中；以及一封胶树脂，封装该主要基板模块以及该第一中继基板模块。

【技术特征摘要】
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【专利技术属性】
技术研发人员：潘玉堂，周世文，
申请(专利权)人：南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]