异质结双极晶体管的形成方法及其异质结双极晶体管技术

一种形成带抬高非本征基区的异质结双极晶体管的方法，包括如下步骤：在P型衬底上形成N+注入区以作为集电区；在所述衬底的表面形成异质外延层以作为本征基区；在所述本征基区上形成N+注入区域以作为发射区；在所述发射区的两侧形成多晶硅栅；在所述多晶硅栅上形成所述异质外延层以作为抬高的非本征基区。根据本发明专利技术的异质结双极晶体管形成方法中，在发射区两侧形成多晶硅栅，并且在所述多晶硅之上，以形成抬高的非本征基区。并且，采用CMOS制程中常规的栅极掩模在发射极两侧形成多晶硅栅，因此，根据本发明专利技术的异质结双极晶体管形成方法可与现有的BiCMOS制程兼容，并且不需要额外的掩模，结构简单，成本较低。

【技术实现步骤摘要】

本专利技术主要涉及异质结双极晶体管，尤其涉及一种在集成异质结双极晶体管与互 补金属半导体(BiCMOQ工艺中形成带有抬高非本征基区的异质结双极晶体管。
技术介绍
异质结双极晶体管(HBT，Heterojunction Bipolor Transistar)是指发射区、基区 和收集区由禁带宽度不同的材料制成的晶体管。异质结双极晶体管与传统的双极晶体管不 同，前者的发射极材料不同于衬底材料，而后者的整个材料是一样的，因而称为异质结器件。异质结双极晶体管的结构特点是具有宽禁带宽度的发射极，大大提高了发射结的 载流子注入效率。异质结双极晶体管的功率密度高，相位噪声低，线性度好，单电源工作，特 别适合在低相位噪声振荡器、高效率功率放大器、宽带放大器中应用。由于SiGe工艺克服了 GaAs工艺复杂、成本高的缺点，具有与体Si工艺良好兼容 性而逐渐受到重视，因此将高质量的SiGe基区材料与传统的双极型器件结构结合，SiGe异 质结双极晶体就称为近年来人们十分重视的器件。在现有的SiGe异质结双极晶体管中，发 射极由硅(Si)形成，而基区由硅-锗合金(SiGe)构成。SiGe的禁带宽度要大于Si。外延 基区晶体管结构(ETX)是最常用的一种结构。该结构是单多晶硅自对准结构的改进。随着半导体技术的演进，业界提出了双极-CMOS集成电路(BiCMOS)。BiCMOS工艺 系一种兼容工艺，是在已有的先进CMOS工艺中嵌入双极器件工艺而形成。而在BiCMOS工艺中，业界最瞩目的工艺就是将SiGe异质结双极晶体与CMOS工 艺结合，形成SiGe BiCMOS器件。目前，SiGe BiCMOS集成工艺主要采用嵌入式，S卩，以标准 CMOS工艺为基本框架，在其中插入相关的SiGe HBT工艺模块，完成BiCMOS工艺整合。将双 极工艺和CMOS工艺兼容，在同一芯片上以一定的电路形式将双极型电路和CMOS电路集成 在一起，兼有高密度、低功耗和高速大驱动能力等特点。由于SiGe BiCMOS将异质结双极晶体管与标准的CMOS集成在一起，即所谓的“片 上系统”，因此可极大地降低成本。对于高性能的生成SiGe/Si异质结双极晶体管而言，现 有的减小基区电阻的方法是通过在非本征基区上植入离子。然而，这种离子注入却会导致 发射区窗口下的本征区域的蹦增强扩散严重，从而引起基区变宽，掺杂改变，并因此降低器 件的fT*fmax等参数。图1示出了，为了防止植入损害，通过在现有SiGe非本征区层之上形成额外的多晶硅层而形 成所谓的抬高非本征基区。现有技术中，主要采用选择外延法和化学机械抛光法来达成抬 高非本征基区。然而，现有的方法结构复杂，成本较高。因此，需要一种改进的方法来制造带有抬 高非本征基区的异质结双极晶体管
技术实现思路
有鉴于现有技术中制造方法复杂、成本较高这一缺陷，本专利技术所要解决的技术问题是提供一种改进的异质结双极晶体管制造方法及其异质结双极晶体管。根据本专利技术的一个方面，提供了一种形成带抬高非本征基区的异质结双极晶体管 的方法，包括如下步骤(a)在P型衬底上形成N+注入区以作为集电区；(b)在所述衬底的 表面形成异质外延层以作为本征基区；(c)在所述本征基区上形成N+注入区域以作为发射 区；(d)在所述发射区的两侧形成多晶硅栅；(e)在所述多晶硅栅上形成所述异质外延层以 作为抬高的非本征基区。一些实施例中，步骤(a)包括首先在所述衬底上形成N阱，并且在所述N阱中形成 所述N+注入区。一些实施例中，所述第一异质外延层和第二异质外延层均为SiGe外延层。一些实施例中，所述在所述衬底中形成N注入区，并且所述SiGe外延层形成在所 述N注入区之上。一些实施例中，所述衬底上形成浅沟槽隔离区以对所述N阱与所述N+区域进行隔 离，并且所述SiGe外延层形成在所述浅沟槽隔离区之上。一些实施例中，通过在所述浅沟槽隔离区上设置栅极掩模而形成所述多晶硅栅。根据本专利技术的另一个方面，提供了一种带有抬高非本征基区的异质结双极晶体 管，包括形成在衬底上的集电区、基区和发射区，其中所述基区包括形成在所述发射区之下 的本征基区，以及所述发射极两侧的非本征基区，并且其中所述非本征基区形成在所述发 射区两侧的多晶硅栅之上。一些实施例中，所述集电区为N+注入区，并且所述N+注入区形成在所述衬底上的 N阱中。一些实施例中，所述基区由SiGe外延层形成。一些实施例中，所述SiGe外延层形成在所述衬底中形成的N注入区之上。 一些实施例中，所述衬底上设有浅沟槽隔离区以对所述N阱与所述N+区域进行隔 离，并且所述多晶硅栅形成在所述浅沟槽隔离区之上。一些实施例中，所述多晶硅栅通过在所述浅沟槽隔离区上设置栅极掩模而形成。根据本专利技术的异质结双极晶体管形成方法中，在发射区两侧形成多晶硅栅，并且 在所述多晶硅上之上，以形成抬高的非本征基区。并且，采用CMOS制程中常规的栅极掩模 在发射极两侧形成多晶硅栅，因此，根据本专利技术的异质结双极晶体管形成方法可与现有的 BiCMOS制程兼容，并且不需要额外的掩模，结构简单，成本较低。附图说明结合附图，通过下文的述详细说明，可更清楚地理解本专利技术的上述及其他特征和 优点，其中图1为现有技术中的异质结双极晶体管的示意图；图2为示出根据本专利技术实施例的具有抬高非本征基区的异质结双极晶体管的示 意图。具体实施例方式参见示出本专利技术实施例的附图，下文将更详细地描述本专利技术。然而，本专利技术可以以许多不同形式实现，并且不应解释为受在此提出之实施例的限制。相反，提出这些实施例是 为了达成充分及完整公开，并且使本
的技术人员完全了解本专利技术的范围。这些附 图中，为清楚起见，可能放大了层及区域的尺寸及相对尺寸。应理解，当将元件或层称为在另一元件或层“上”或“连接至”另一元件或层之时， 其可为直接在另一元件或层上或直接连接至其它元件或层，或者存在居于其间的元件或 层。与此相反，当将元件称为“直接在另一元件或层上”、或“直接连接至”或另一元件或层 之时，并不存在居于其间的元件或层。整份说明书中相同标号是指相同的元件。如本文中 所使用的，用语“及/或”包括一或多个相关的所列项目的任何或所有组合。除非另行详细说明，本文所使用的所有术语(包括科技术语)的意思与本技术领 域的技术人员所通常理解的一致。还应理解，诸如一般字典中所定义的术语应解释为与相 关
中的意思一致，并且不应解释为理想化的或过度刻板的含义，除非在文中另有 明确定义。现结合附图详细说明根据本专利技术的形成带有抬高非本征基区的异质结双极晶体 管的方法。制造用于高速应用的异质结双极晶体管需要改进单元电流增益频率(fT)和最大 震荡频率(fmax)。fT与集电极-基区电容(Ccb)成反比。而对于更为重要的RF设计参数fmax 与基区电阻(Rb)fT、Ccb相关，即与fT/(Rb*Ccb)成正比。由此，增大fT并减小Ccb和Rb，可 增大fmax。现有的减小基区电阻的方法是通过在非本征基区上植入离子。然而，这种离子注 入却会导致发射区窗口下的本征区域的蹦增强扩散严重，从而引起基区变宽，掺杂改变，反 而会降低器件的fT和fmax等参数。因此，需要抬高非本征区域，以进一步减小Rb和Ccb。现描述根据本专利技术的形成带抬高非本征基区的异质结本文档来自技高网...

【技术保护点】
１．一种形成带抬高非本征基区的异质结双极晶体管的方法，其特征在于，包括如下步骤：（ａ）在Ｐ型衬底上形成Ｎ＋注入区以作为集电区；（ｂ）在所述衬底的表面形成第一异质外延层以作为本征基区；（ｃ）在所述本征基区上形成Ｎ＋注入区域以作为发射区；（ｄ）在所述发射区的两侧形成多晶硅栅；（ｅ）在所述多晶硅栅上形成第二异质外延层以作为抬高的非本征基区。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈乐乐，孙涛，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31