具电性连接结构的半导体封装件及其制法制造技术

本发明专利技术提供了一种具电性连接结构的半导体封装件及其制法，该半导体封装件包括：导线层，具有芯片座及多条环设于该芯片座周围的导线；芯片；焊线；封装胶体，具有多个供嵌设该芯片座及导线且深度大于该芯片座及导线厚度的凹穴，从而外露出所述导线及该芯片座的表面；防焊层，形成于该封装胶体凹穴中，且该防焊层具有多个露出各该导线终端及部分芯片座的防焊层开孔；以及形成于各该防焊层开孔中以电性连接对应的该导线终端的焊球，从而通过该防焊层与该封装胶体相互嵌卡以提升防焊层附着强度，且使湿气渗入封装件的路径变长，提升产品信赖性。

【技术实现步骤摘要】

本专利技术涉及一种封装结构及其制法，特别是涉及一种具电性连接结构的半导体封 装件(Quad Flat Non Leaded Package, QFN)及其制法。
技术介绍
传统芯片是以导线架(Lead Frame)作为芯片承载件以形成一半导体封装件，而该 导线架主要包括一芯片座及形成于该芯片座周围的多个导脚，在该芯片座上粘接芯片，并 以焊线电性连接该芯片与导脚后，再将封装树脂包覆该芯片、芯片座、焊线以及导脚的内段 而形成该具导线架的半导体封装件。就集成电路技术发展而言，在半导体制造工艺上不断朝向集成度更高的工艺演 进，且高密度的构装结构为业者追求的目标。而芯片尺寸构装所采用的承载器(carrier) 包括导线架(lead frame)、软质基板(flexible substrate)或硬质基板(rigid substrate)等，由于导线架具有成本低，加工容易等特性，为电子产品常用的芯片尺寸构 装类型；其中的四方扁平无接脚构装(QFN)为以导线架为构装基材的芯片尺寸构装(lead frame based CSP)，其特征在于未设置有外导脚，即未形成有用以与外界电性连接的外导 脚，而本文档来自技高网...

【技术保护点】
１．一种具电性连接结构的半导体封装件，其特征在于，包括：导线层，具有芯片座及多条环设于该芯片座周围的导线，其中，各该导线包括线本体、靠近芯片座端的焊指垫及相对的导线终端；芯片，接置于该芯片座上；焊线，用以电性连接该芯片及各该焊指垫；封装胶体，包覆该芯片及焊线，该封装胶体具有多个供嵌设该芯片座及导线且深度大于该芯片座及导线厚度的凹穴，从而外露出所述导线及该芯片座的表面；防焊层，形成于该导线层及封装胶体底面上，且该防焊层具有多个供对应露出各该导线终端的防焊层开孔；以及焊球，形成于各该防焊层开孔中，以电性连接对应的该导线终端。

【技术特征摘要】

【专利技术属性】
技术研发人员：林邦群，李春源，汤富地，黄建屏，柯俊吉，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71[中国|台湾]