用于集成电路的受应力作用的层间电介质制造技术

对于具有逻辑（１６）和静态随机存取存储器（ＳＲＡＭ）阵列（１８）的集成电路（１０），通过对ＳＲＡＭ阵列的层间电介质（ＩＬＤ）（４２、４０）进行有别于逻辑的层间电介质（ＩＬＤ）的处理来改善其性能。Ｎ沟道逻辑（２０）和ＳＲＡＭ晶体管（２４、２６）具有非压缩应力的ＩＬＤ（４０），Ｐ沟道逻辑晶体管（２２）ＩＬＤ（４２）具有压缩应力，而Ｐ沟道ＳＲＡＭ晶体管（２６）至少具有小于Ｐ沟道逻辑晶体管的压缩应力，即Ｐ沟道ＳＲＡＭ晶体管（２６）可以是压缩性的但小于Ｐ沟道逻辑晶体管（２２）的压缩性、或可以是松弛性的、或者可以是拉伸性的。这有利于使集成电路（１０）的Ｐ沟道ＳＲＡＭ晶体管（２６）具有比Ｐ沟道逻辑晶体管（２２）更低的迁移率。具有更低迁移率的Ｐ沟道ＳＲＡＭ晶体管（２６）会使得写入性能更好；在低功耗电源电压下无论是写入时间还是写入余量均能更佳。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路，尤其是涉及具有受到应力作用以改善集成 电路性能的层间电介质的集成电路。
技术介绍
已在开发的用于改善晶体管迁移率的技术之一是应变硅。典型地，硅层受到拉伸应力作用以改善N沟道迁移率。这已被扩展到使用 层间电介质(ILD)，即夹在导电层之间的电介质层，其受到选择的 应力作用来改善晶体管性能。对于N沟道晶体管而言这意味着使用拉 伸应力，而对于P沟道晶体管而言这意味着使用压缩应力。附图说明下文中结合下列附图对本专利技术优选实施方案的详细描述将向本 领域技术人员阐明本专利技术前述的和将述的和更多的具体目标和优点图1为处于根据本专利技术的多个实施方案所述的处理过程中某一 阶段的半导体结构的截面图2为处于根据本专利技术第一、第二、第三、第四实施方案所述的 处理过程中后续阶段的图1的半导体结构的截面图3为处于根据本专利技术第一和第四实施方案所述的处理过程中 后续阶段的图2的半导体结构的截面图4为处于根据本专利技术第一和第四实施方案所述的处理过程中 后续阶段的图3的半导体结构的截面图5为处于根据本专利技术第一和第四实施方案所述的处理过程中 后续阶段的图4的半导体结构的截面图6为处于根据本专利技术第一实施方案所述的处理过程中后续阶段的图5的半导体结构的截面图7为处于根据本专利技术第二和第三实施方案所述的处理过程中 后续阶段的图2的半导体结构的截面图8为处于根据本专利技术第二和第三实施方案所述的处理过程中 后续阶段的图7的半导体结构的截面图9为处于根据本专利技术第二实施方案所述的处理过程中后续阶 段的图8的半导体结构的截面图10为处于根据本专利技术第二实施方案所述的处理过程中后续阶 段的图9的半导体结构的截面图11为处于根据本专利技术第二实施方案所述的处理过程中后续阶 段的图IO的半导体结构的截面图12为处于根据本专利技术第二实施方案所述的处理过程中后续阶 段的图11的半导体结构的截面图13为处于根据本专利技术第三实施方案所述的处理过程中后续阶 段的图8的半导体结构的截面图14为处于根据本专利技术第三实施方案所述的处理过程中后续阶 段的图13的半导体结构的截面图15为处于根据本专利技术第四实施方案所述的处理过程中后续阶 段的图5的半导体结构的截面图16为处于根据本专利技术第四实施方案所述的处理过程中后续阶 段的图15的半导体结构的截面具体实施例方式一方面，对于同时具有逻辑和静态随机存取存储器(SRAM)阵 列的集成电路，通过对SRAM阵列的层间电介质(ILD )进行有别于 逻辑的处理来改善其性能。N沟道逻辑和N沟道SRAM晶体管均具 有ILD，该ILD具有压缩应力；P沟道逻辑晶体管的ILD具有压缩应 力；而P沟道SRAM晶体管至少具有小于P沟道逻辑晶体管的压缩 应力，即P沟道SRAM晶体管可以是压缩性的但其小于P沟道逻辑晶体管的压缩应力的大小、或可以是松弛性的、或者可以是拉伸性的。这有利于使得集成电路的P沟道SRAM晶体管具有比P沟道逻辑晶 体管更低的迁移率。具有更低迁移率的P沟道SRAM晶体管会使得 写入性能更好；在低功耗电源电压下无论是写入时间还是写入余量均 能更佳。这通过参照附图和下列说明会更好地理解。如图l所示，半导体器件IO中使用了 SOI衬底，该SOI衬底包 括相对较厚的绝缘层12和半导体层14。半导体层14优选地为硅但也 可为诸如错娃(silicon germanium )或娃碳(silicon carbon )之类的 其他半导体材料。绝缘层12优选地为氧化物，但也可为其他绝缘材 料。半导体器件10内置有逻辑部分16和SRAM阵列区域18。如图1 所示，逻辑部分16包括N沟道晶体管20和P沟道晶体管22。晶体 管20和22代表出现于一般的集成电路中用于形成逻辑功能电路诸如 逻辑门、寄存器、处理单元、以及其它逻辑功能电路的许多其他的N 沟道和P沟道晶体管， 一般为数以百万计。类似地，如图1所示，SRAM 阵列部分18包括N沟道晶体管24和P沟道晶体管26。晶体管24和 26同样也代表形成SRAM阵列的许多其他的N沟道和P沟道晶体管， 一般为数以百万计。逻辑晶体管20和22由形成于半导体层14中的 隔离区28、30和32相互隔离开并与其它的晶体管隔离开。同样，SRAM 晶体管24和26由隔离区34、36和38相互隔离开并与其它SRAM晶 体管隔离开。图2所示为在将电介质层40沉积于逻辑部分16和SRAM阵列 部分18上之后的半导体器件10。电介质层40以具有拉伸应力的方式 被沉积。电介质层40的示范材料为通过等离子增强化学气相沉积法 (PECVD)沉积的氮化硅。拉伸应力的量是可以根据沉积参数进行 选择的。电介质层40的厚度大约为晶体管20、 22、 24和26的栅的 高度的一半。在本例中，这会使电介质层40的厚度为大约500埃。图3所示为在从晶体管22有选择地去除了电介质层之后的半导 体器件10，其中晶体管22为P沟道晶体管，其利用拉伸应力作用减 小了迁移率。图4所示为在逻辑部分16和SRAM阵列部分18之上沉积了电 介质层42之后的半导体器件10。电介质层42以具有压缩应力地方式 被沉积并且其厚度与电介质层40大致相同。电介质层42也优选地为 通过PECVD沉积的氮化硅但是所选用的参数要使其具有压缩性。图5所示为在有选择地蚀刻了电介质层42以使电介质层42只保 留在晶体管22上并少量地与电介质层40重叠之后的半导体器件10。 该蚀刻虽然是用掩模步骤来完成的，但还是导致电介质层40在电介 质层42 ^皮蚀穿之后被暴露于蚀刻。因为电介质层40和42都为相似 成分，是用不同参数形成的氮化硅，所以两层之间具有小的选择性 (selectivity)。因此，优选地进行定时蚀刻(timed etch)。可以优 选地形成厚度略大于电介质层42的电介质层40以解决一些进入到电 介质层40中的过蚀刻。这时的结果就是N沟道晶体管20和24具有 拉伸性的ILD， SRAM P沟道具有拉伸性的ILD,而逻辑P沟道具有 压缩性的ILD。这可以增强晶体管20、 22和24的迁移率并减少晶体 管26的迁移率。晶体管26，作为SRAM阵列中的P沟道晶体管，被 用作上拉晶体管。这种具有更低迁移率的上拉晶体管改善了写入性 能。该写入性能既可以是对于低功耗电源电压应用中的写入余量也可 以是对于更快的写入。图6所示为在形成电介质层44之后的半导体器件10，电介质层 44完成了在晶体管20、 22、 24和26之上的ILD的形成。电介质层 44优选地为诸如TEOS的氧化物或者诸如掺杂玻璃的其他氧化物或 者其他绝缘型材料。电介质层44优选地由能被平坦化并且具有松弛 性或者几乎松弛性的应力的材料制成。在完成电介质层44之后，可 以形成金属层以用于向集成电路提供互连。图7所示为图2的半导体器件10在经过从晶体管26和晶体管 22上去除电介质层的蚀刻之后得到的半导体器件45。图7中与图1 到6类似的特征都被保留下来。图8所示为在沉积电介质层42之后的半导体器件45，其中沉积 与图4所示相同，位于晶体管20、 22、 24和26之上。9图9所示为从晶体管20、 24和26之上有选择地去除电介质层 42之后的半导体器件45。电介质层42的部分去除与图5相同地进行。 这样的结果就是晶体管26不具有晶本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　逻辑部分，包括第一Ｎ沟道晶体管和第一Ｐ沟道晶体管；　静态随机存取存储器（ＳＲＡＭ）阵列部分，包括第二Ｎ沟道晶体管和第二Ｐ沟道晶体管；　位于第一Ｐ沟道晶体管之上的、具有压缩应力的第一ＩＬＤ；以及　 　位于第二Ｐ沟道晶体管之上的第二ＩＬＤ，其具有压缩性至少小于第一ＩＬＤ的压缩应力的应力。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：詹姆斯D伯内特，乔恩D奇克，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]