应力记忆作用的半导体器件及其制造方法技术

本发明专利技术提供了一种应力记忆作用半导体器件的制造方法，包括：在半导体衬底上形成栅氧化层和栅极；在NMOS区域和PMOS区域上沉积疏松多孔的侧墙层，之后形成侧墙；在PMOS区域上形成第一光刻胶层，对NMOS区域进行N+离子注入，并去除NMOS区域上的侧墙；在NMOS区域上形成第二光刻胶层，对PMOS区域进行P+离子注入；在NMOS区域和PMOS区域上形成缓冲氧化层和高应力氮化硅层；进行尖峰退火工艺，去除缓冲氧化层、高应力氮化硅层以及PMOS区域上的侧墙。本发明专利技术还提供了利用该制造方法的半导体器件。本发明专利技术提供的制造方法，采用疏松多孔结构的侧墙，在应力作用下产生形变，释放应力，使应力不会传导到PMOS区域的导电沟道中去，避免PMOS器件的性能下降，同时能够提高NMOS器件的电子迁移率。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及应力记忆(stress memorization)作用的半导体器件及其制造方法。
技术介绍
随着半导体工艺进入亚微米时代，CMOS器件的驱动电流提升问题日趋得到重视， 驱动电流的提升将大大改善元件的延迟时间(time delay)，提高元件的响应速率。操控应力是改善CMOS器件，尤其是场效应晶体管中载流子迁移率以及增大MOS器件的跨导(或者减小串联电阻)，进而提高驱动电流的有效方式。在现有的半导体制造工艺中，引入了一种应力记忆技术(SMT，Stress Memorization Technology)工艺，用于源极 /漏极(S/D)离子注入步骤后，以诱发应力于金属氧化物半导体场效应管(MOSFET)的沟道区域，借此改善所制造的半导体元器件的电学特性。当应力施加到半导体晶体管的沟道时，载流子的迁移率从它们在无应力半导体情况下的原始值发生改变，因而晶体管的跨导和导通电流也从它们在无应力半导体情况下的原始值发生改变。这是因为在沟道内施加的应力和对半导体结构产生的应力会影响带隙结构(即，破坏带结构的简并度)并改变载流子的有效质量。对于NMOS晶体管来说，受到沿着沟道方向(即空穴的移动方向或者将漏极连接到源极的方向)的拉伸应力，可以使得沟道区域中的分子排列更加疏松，从而提高电子的迁移率；反之，对于PMOS晶体管来说，受到沿着沟道方向的压缩应力，可以使得沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率。应力记忆技术的典型工艺方法是在器件源漏注入之后，沉积一应力层，例如氮化硅薄膜保护层(cap layer)，紧接着进行源漏退火，在源漏退火的过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，这些应力会被记忆在多晶硅栅之中，然后，去除应力层。但记忆在多晶硅栅中的应力，仍然会传导到CMOS半导体器件的沟道之中。这种应力产生的原因来源于退火时多晶硅晶粒重结晶的同时，覆盖的氮化硅阻挡多晶硅应力向外释放，在多晶硅中沿Z方向(out-plane)会产生张应力，而沟道X方向 (in-plane)会产生压应力。传导至沟道中的应力为Z方向的压应力以及沟道方向的张应力。这样的应力效果，对提高NMOS器件电子迁移率有益，但是会使PMOS器件的性能降低， 有时甚至达到20%左右。如何在提高NMOS器件电子迁移率的同时，不使PMOS器件的性能降低，这成为SMT技术在应用中的重要课题。
技术实现思路
本专利技术所要解决的技术问题是提供了， 以解决NMOS器件和PMOS器件不同性能要求的问题。为了解决上述技术问题，本专利技术的技术方案是提供了一种应力记忆作用半导体器件的制造方法，包括在具有PMOS区域和NMOS区域的半导体衬底上形成栅氧化层和栅极；在所述NMOS区域和所述PMOS区域上沉积疏松多孔的侧墙层，并对所述侧墙层进行垂直于所述半导体衬底表面方向的定向刻蚀以形成侧墙；在PMOS区域上形成第一光刻胶层， 对NMOS区域进行N+离子注入，并去除NMOS区域上的所述侧墙；去除所述第一光刻胶层；在 NMOS区域上形成第二光刻胶层，对PMOS区域进行P+离子注入；去除所述第二光刻胶层；在所述NMOS区域和所述PMOS区域上形成缓冲氧化层和高应力氮化硅层；进行尖峰退火工艺， 去除所述缓冲氧化层、所述高应力氮化硅层以及所述PMOS区域上的所述侧墙。进一步的，所述侧墙层的材料为SiOC。进一步的，采用化学气相沉积工艺在所述栅氧化层和所述栅极上沉积侧墙层。进一步的，采用化学气相沉积工艺在所述NMOS区域和所述PMOS区域上形成缓冲氧化层和高应力氮化硅层。本专利技术还提供了一种应力记忆作用的半导体器件，所述应力记忆作用的半导体器件包括PMOS区域以及NMOS区域，并且仅在NMOS区域的导电沟道带有压应力。本专利技术提供的应力记忆作用半导体器件的制造方法，在进行尖峰退火工艺后，所述PMOS区域上的所述侧墙由于具有疏松多孔的结构能够在应力作用下产生形变，释放应力，使应力不会传导到PMOS区域的导电沟道中去，避免PMOS器件的性能下降，然而在尖峰退火工艺之前，NMOS区域的所述侧墙已经去除，因此不影响尖峰退火工艺后应力传导至 NMOS区域的导电沟道中，从而能够提高NMOS器件的电子迁移率。本专利技术提供的应力记忆作用的半导体器件，在PMOS区域的导电沟道中不带有应力，从而能够保持形成的PMOS器件的性能不受应力影响，在NMOS区域的导电沟道带有的压应力，能够提高NMOS器件电子迁移率。附图说明图1是本专利技术实施例提供的应力记忆作用半导体器件的制造方法的步骤流程图；图2A 2G为本专利技术实施例提供的应力记忆作用的半导体器件的剖面结构示意图。具体实施例方式以下结合附图和具体实施例对本专利技术提出的作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。本专利技术的核心思想在于，提供的应力记忆作用半导体器件的制造方法，在进行尖峰退火工艺后，所述PMOS区域上的所述侧墙由于具有疏松多孔的结构能够在应力作用下产生形变，释放应力，使应力不会传导到PMOS区域的导电沟道中去，避免PMOS器件的性能下降，然而在尖峰退火工艺之前，NMOS区域的所述侧墙已经去除，因此不影响尖峰退火工艺后应力传导至NMOS区域的导电沟道中，从而能够提高NMOS器件的电子迁移率。本专利技术提供的应力记忆作用的半导体器件，在PMOS区域的导电沟道中不带有应力，从而能够保持形成的PMOS器件的性能不受应力影响，在NMOS区域的导电沟道带有的压应力，能够提高NMOS 器件电子迁移率。图1是本专利技术实施例提供的应力记忆作用半导体器件的制造方法的步骤流程图。 参照图1，提供的应力记忆作用半导体器件的制造方法，包括Sl 1、在具有PMOS区域和NMOS区域的半导体衬底上形成栅氧化层和栅极；S12、在所述NMOS区域和所述PMOS区域上沉积疏松多孔的侧墙层，并对所述侧墙层进行垂直于所述半导体衬底表面方向的定向刻蚀以形成侧墙；S13、在PMOS区域上形成第一光刻胶层，对NMOS区域进行N+离子注入，并去除NMOS 区域上的所述侧墙；S14、去除所述第一光刻胶层；S15、在NMOS区域上形成第二光刻胶层，对PMOS区域进行P+离子注入；S16、去除所述第二光刻胶层；S17、在所述NMOS区域和所述PMOS区域上形成缓冲氧化层和高应力氮化硅层；S18、进行尖峰退火工艺，去除所述缓冲氧化层、所述高应力氮化硅层以及所述 PMOS区域上的所述侧墙。下面将结合剖面结构示意图对本专利技术的应力记忆作用半导体器件的制造方法进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。图2A 2G为本专利技术实施例提供的应力记忆作用的半导体器件的剖面结构示意图。参照图2A并结合步骤Sl 1，在具有PMOS区域201和NMOS区域202的半导体衬底200 上形成栅氧化层203a、203b和栅极2(Ma、204b，PMOS区域201与NMOS区域202之间具有 STI (浅沟槽隔离)；参照图2B、图2C并结合步骤S12，在所述NMO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应力记忆作用半导体器件的制造方法，其特征在于，包括在具有PMOS区域和NMOS区域的半导体衬底上形成栅氧化层和栅极；在所述NMOS区域和所述PMOS区域上沉积疏松多孔的侧墙层，并对所述侧墙层进行垂直于所述半导体衬底表面方向的定向刻蚀以形成侧墙；在PMOS区域上形成第一光刻胶层，对NMOS区域进行N+离子注入，并去除NMOS区域上的所述侧墙；去除所述第一光刻胶层；在NMOS区域上形成第二光刻胶层，对PMOS区域进行P+离子注入；去除所述第二光刻胶层；在所述NMOS区域和所述PMOS区域上形成缓冲氧化层和高应力氮化硅层；进行尖峰退火工艺，去除所述缓冲氧化层、所述高应力氮化硅...

【专利技术属性】
技术研发人员：周军，傅昶，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：