应力作用的半导体器件及其制造方法技术

本发明专利技术提供了一种应力作用的半导体器件及其制造方法，其中，所述制造方法包括：提供半导体器件；在半导体器件的表面形成第一应变层；在所述第一应变层的表面形成第二应变层．．．．．．在第ｎ应变层的表面形成第ｎ＋１应变层；所述各应变层的应力类型相同。与现有技术的单层应变层相比，本发明专利技术通过将多层应变层复合，形成于半导体器件上，使得应变层能够紧附于器件表面，避免在折角处以及应变层底部与器件表面之间产生裂缝或者空隙等缺陷，同时各层应变层共同作用，不降低整体诱发应力的大小。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及采用了应变记忆技术的半导体器件及其制 造方法。
技术介绍
在半导体器件尤其MOS器件中，提高场效应晶体管的开关频率的一种主要方法是 提高驱动电流，而提高驱动电流的主要途径是提高载流子迁移率。现有一种提高场效应晶 体管载流子迁移率的技术是应变记忆技术(Stress Memorization Technique，简称SMT)以 及应力刻蚀阻挡层技术(Mressd-CESL，contact etch stop layer)，通过上述两种技术， 在场效应晶体管的沟道区域形成稳定应力，提高沟道中的载流子迁移率。通常拉伸应力可 以使得沟道区域中的分子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而 压缩应力使得沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率，适用于PMOS晶 体管。所述应变记忆技术SMT具体包括采用S/D退火工艺，使得应力顶盖层(Activation Capping Layer，简称ACL)底部的多晶硅栅极再结晶，使得应力顶盖层ACL所诱发的应力， 记忆于MOS器件中，而应力刻蚀阻挡层技术具体包括将MOS器件表面的CESL层通过特定工 艺形成具有内置应力的结构，进一步诱导MOS器件内尤其沟道处的应力效果，致使MOS器件 的电性能改善6 10%。而针对PMOS晶体管以及NMOS晶体管对不同应力的要求，还可以 在MOS器件上进行选择性的局部应变，达到提高MOS器件的电性能的目的。见Chien-Hao Chen 等人发表的论文"Stress Memorization Technique (SMT) by Selectively Strained-Nitride Capping for Sub-65nm High-perfornanceStrained-Si Device Application，，(出 自 2004 年"Symposium on VLSI Technology Digest of Technical Papers")，介绍了一种典型的应力作用的CMOS器件的制造工艺，剖面示意图如 图1至图6所示。如图1所示，首先提供半导体基底10，在半导体基底10上形成NMOS晶体管m以 及PMOS晶体管N2，且NMOS晶体管附与PMOS晶体管N2之间通过浅沟槽11相隔离。如图2所示，在所述NMOS晶体管m以及PMOS晶体管N2的表面形成应力顶盖层 101，所述应力顶盖层101的材质可以为SiN，可以通过热驱动化学气相沉积(TDCVD)或者等 离子增强化学气相沉积(PECVD)形成。通过改变所述化学气相沉积的参数，可以调节应力 顶盖层101对底部晶体管所诱发的应力类型以及应力大小。假设，所述应力顶盖层101提 供拉伸应力，从而对NMOS晶体管m产生有益影响。如图3所示，使用掩膜进行刻蚀，选择性地去除所述PMOS晶体管N2表面的应力顶 盖层101，而保留位于NMOS晶体管m表面的部分应力顶盖层101 ；然后对晶体管的栅极以 及源、漏区域进行热退火。在上述退火过程中，由于仅有NMOS晶体管m表面存在应力顶盖层101，因此退火 后，应力顶盖层101所诱发的拉伸应力，将被保留在NMOS晶体管m中，从而提高了 NMOS晶体管m沟道区的载流子迁移率。如图4所示，去除应力顶盖层101，对NMOS晶体管附以及PMOS晶体管N2进行后 端硅化工艺，形成金属硅化物层201，用于后续工艺形成接触孔并引出互连线，降低接触电 阻。如图5所示，在NMOS晶体管m以及PMOS晶体管N2的表面形成刻蚀阻挡层102。所 述刻蚀阻挡层102的材质也可以为SiN，可以通过热驱动化学气相沉积(Thermally-Driven CVD，TDCVD)或者等离子增强化学气相沉积(PlasmaEnhance CVD，PECVD)形成。除了在后续 工艺形成接触孔的过程中起到刻蚀阻挡的作用，另一方面也起到诱发晶体管应力的作用。 所述刻蚀阻挡层102的应力类型与应力顶盖层101相同，使得产生的应力效果叠加，进一步 提高器件的电性能。如图6所示，在所述刻蚀阻挡层102的表面形成金属前介质层202。后续工艺中， 在金属前介质层202中形成接触孔203，引出半导体器件的有源区互连线。现有技术中存在如下问题应力顶盖层101以及刻蚀阻挡层102作为器件表面 的应变层，如果厚度过厚，由于自身张力的作用，容易在折角处例如栅极突出衬底部分产生 45°的裂缝；此外，应变层底部与衬底之间的粘合性也较差，容易出现褶皱空隙等。上述缺 陷见图7中虚线所圈位置20，均将导致器件性能的下降。
技术实现思路
本专利技术解决的问题是提供一种，避免在应变 层的折角处以及应变层底部与器件表面之间产生裂缝或者空隙等缺陷。为解决上述问题，本专利技术提供了一种应力作用的半导体器件，包括半导体器件以 及形成于器件表面的复合应变层，所述复合应变层包括至少两层应变层，各应变层的应力 类型相同。所述应力类型包括拉伸应力以及压缩应力。作为优选方案，所述各应变层的应力大小自半导体器件表面起逐层增大或减小。所述半导体器件包括NMOS晶体管或PMOS晶体管。其中，当所述半导体器件为NMOS 晶体管时，应变层的应力类型为拉伸应力；当所述半导体器件为PMOS晶体管时，应变层的 应力类型则为压缩应力。作为可选方案，所述各应变层的材质为SiN ；各应变层的厚度范围为10人 400A; 所述复合应变层总厚度范围为300A 1000A。本专利技术还提供了一种应力作用的半导体器件制造方法，包括提供半导体器件；在半导体器件的表面形成复合应变层；所述复合应变层包括至少两层应变层，且各应变层的应力类型相同。所述应力类型包括拉伸应力以及压缩应力。作为优选方案，各应变层的应力大小自半导体器件表面起逐层增大或减小。所述半导体器件包括NMOS晶体管或PMOS晶体管。其中，当所述半导体器件为NMOS 晶体管时，应变层的应力类型为拉伸应力；当所述半导体器件为PMOS晶体管时，应变层的 应力类型则为压缩应力。作为可选方案，所述应变层的材质为SiN ；可以采用热驱动化学气相沉积或等离 子增强气相沉积形成；各应变层的厚度范围为10人 400人；所述复合应变层总厚度范围为 300A 1000A。与现有技术的单层应变层相比，本专利技术通过将多层应变层复合，形成于半导体器 件上，使得应变层能够紧附于器件表面，避免在折角处以及应变层底部与器件表面之间产 生裂缝或者空隙等缺陷，同时各层应变层共同作用，不降低整体诱发应力的大小。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其他目 的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图 并未按比例绘制，重点在于示出本专利技术的主旨。在附图中为清楚起见，放大了层和区域的尺 寸。图1至图6是现有的一种应力作用CMOS器件制造工艺示意图；图7是现有的应力作用的半导体器件产生缺陷示意图；图8是本专利技术所述应力作用的半导体器件制造方法流程图；图9至图13是应用本专利技术具体实施例制造方法工艺示意图。具体实施例方式从
技术介绍
可知，在应力作用的CMOS器件制造工艺中，如果晶体管表面的应变层 (应力顶盖层101或刻蚀阻挡层102)厚度过厚，容易使本文档来自技高网...

【技术保护点】
一种应力作用的半导体器件，其特征在于：包括半导体器件以及形成于器件表面的复合应变层，所述复合应变层包括至少两层应变层，各应变层的应力类型相同。

【技术特征摘要】

【专利技术属性】
技术研发人员：王祯贞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]