存储单元制造技术

一种用于制造集成电路（ＩＣ）的方法，包括：限定多个要形成器件的连续有源区；形成在所述有源区之上延伸的多个导线；以及将所述导线用作掩模，将掺杂剂引入到所述有源区中。提供所述掺杂区域与导线之间的连接以形成第一电路部分和第二电路部分，其中至少一个有源区在所述部分之间是连续的。在该有源区中，提供所述掺杂区域与导线之间的连接以在第一与第二电路部分之间形成二极管连接的彼此反向偏置的成对的晶体管，所述成对的晶体管被连接为使得在所述成对的晶体管之间留下共用的未被连接的掺杂区域。本发明专利技术还涉及一种相应的ＩＣ。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储器件的存储单元及其制造。
技术介绍
所存在的不断的压力是使存储单元、比如静态RAM(SRAM)单元更小。随着工艺技 术缩小到深亚微米(例如65nm、45nm、以及32歷)，这些微小SRAM单元的可制造性变得困难 得多。这在很大程度上是由于日益难以精确地在晶片上限定光刻图案。可制造的SRAM单元必须尽量小，并同时保持对其器件参数的紧密控制，以便保证 在全部产品规范的范围内操作。有时需要在SRAM单元中使用较大的晶体管，以便使制造偏 差处于可接受的极限以内从而存在单元面积与器件差异性之间的折衷。一种减小SRAM单元中的器件的制造差异性的技术将是所期望的，因为这将允许 更宽的产品工作范围和/或更小的单元面积。现在参考图1描述典型的SRAM存储器件。该器件包括存储单元14的NXM阵列12， 其具有N列和M行，其中N和M是任意整数。在该器件中形成有多个(M个)位线BL1... BLm 和多个(N个)字线WLpJI^在每行内，每个单元14都连接到相应行的位线BL。在每列 内，每个单元14都连接到相应列的字线WL。位线BL和字线WL连接到现有技术中已知的 寻址、读取和写入逻辑(未示出)。对于每个位线BL而言，还可以形成相应的对应的逆位线(未示出)，所述逆位线并不是绝对必要的，但是改善了噪声容限。在操作中，对单元14的存取通过选中(assert)其相应的字线WL ( —次选中仅仅 一个位线WL)来实现。在读周期中，这允许从每个相应位线BL1. . . BLm中读取该字线WL的 每个单元14的所存储的二进制值。在写周期中，这允许通过将二进制值驱动到每个相应位 线BL1. . . BLm上来将所述值存储在该字线WL的每个单元14中。在备用状态下，没有字线WL 被选中并且每个单元14仅存储其相应的值。图2是示出了典型地形成在阵列12的一部分中的两个常规的存储单元H1^PHlri 的电路图，其中单元14 和14n+1分别处于同一位线BL上的相邻的字线WL1^P WLn+1上。该 例的每个单元14都是CMOS “6T” (6晶体管)SRAM单元，被形成为包括第一晶体管1和第 二晶体管2，其连接在一起形成交叉耦合对；第三晶体管3和第四晶体管4，其连接在一起形 成另一交叉耦合对；以及第五晶体管5和第六晶体管6，其每个都被连接成存取晶体管。第 一和第三晶体管1和3 —起形成反相器，并且第二和第四晶体管2和4 一起形成另一反相 器，所述两个反相器也可以被描述为交叉耦合的。每行的单元14都由位线BL及其逆二 者构成。这种存储单元布置是现有技术中已知的。如所示的那样，第一晶体管1的第一端子连接到电源9，第二晶体管的第一端子连 接到电源9，第一晶体管1的控制端子连接到第二晶体管2的第二端子，并且第二晶体管2 的控制端子连接到第一晶体管的第二端子。第三晶体管的第一端子连接到地10，第四晶体 管4的第一端子连接到地10，第三晶体管3的控制端子连接到第四晶体管4的第二端子，并 且第四晶体管4的控制端子连接到第三晶体管3的第二端子。第一晶体管1的第二端子连接到第三晶体管3的第二端子，并且第二晶体管2的第二端子连接到第四晶体管4的第二 端子。第五晶体管5的第二端子连接到位线BL，第五晶体管5的第一端子连接到第三晶体 管3的第二端子和第二晶体管2的控制端子，并且第五晶体管5的控制端子连接到第η个 字线WLn。第六晶体管6的第二端子连接到逆位线，第六晶体管6的第一端子连接到第 四晶体管4的第二端子和第一晶体管1的控制端子，并且第六晶体管6的控制端子连接到 第η个字线WLn。在所述晶体管为MOSFET (金属氧化物场效应晶体管)的情况下，每个晶体管的控 制端子都是栅极，每个晶体管的第一端子都是源极，并且每个晶体管的第二端子都是漏极。 在所示例子中，第一和第二晶体管1和2是PMOS晶体管(ρ型M0SFET)；并且第三、第四、第 五和第六晶体管3、4、5、以及6是NMOS晶体管(η型M0SFET) ；η型是ρ型的相反型。相邻单元14η+1的结构基本相同，只是对应于第五晶体管5的第二端子的第二端子 连接到逆位线§ ,对应于第六晶体管6的第二端子的第二端子连接到位线BL，并且对应于 第五和第六晶体管5和6的控制端子的控制端子连接到第η+1个字线WLn+1。该图案根据字 中所需要的位数以及所需要的字数在每个位线BL上交替地重复。在操作中，每个单元14都具有仅仅两个可能的稳态。在写周期中，写入线信号在 第五和第六晶体管5和6的控制端子处被选中，使得所述晶体管每个都接通、即每个都导通 以形成其相应的第一与第二端子之间的电连接。然后，二进制值被驱动到位线BL上，并且 该值的逆被驱动到逆位线上。然后根据所述值，该单元采取两个稳态之一。也就是说，第 一和第四晶体管1和4接通(即在其相应的第一与第二端子之间导通)，而第二和第三晶体 管2和3关断(即在其相应的第一与第二端子之间不导通)，使得第一与第三晶体管1和3 之间的节点11被迫使上升到电源电压9并且第二与第四晶体管2和4之间的节点13被迫 使下降到地10 ；或者相反。注意，位线输入驱动器(未示出)强到足以撤销(override)交 叉耦合的反相器的之前的状态。当写周期结束时，写入线信号被取消选中(deasserted)，并且该单元保持其被驱 动到的所述两个稳态之中的任一状态。在读周期中，字线信号在第五和第六晶体管5和6 的控制端子处再次被选中，并且根据该单元保留在哪个稳态，相应的值将出现在位线BL上 (并且其逆将出现在逆位线上)。图3是含有图1和图2的存储器件的实例集成电路(IC)封装的部分平面图，其示 出了阵列12的布局的一部分(不一定是按照比例的)。图4是沿图3的线A的截面图。该封装包括有源区16 (在此被示意性地表示为点区)，所述有源区16是其中形成 有ρ-η结器件、比如MOSFET和/或其它晶体管的硅区。本领域的技术人员能够理解术语“有 源区”。该封装还包括互连17 (在此被示意性地表示为断面线区)，所述互连17优选地为多 晶硅，并且形成所示封装层内(页面平面中)的导电连接。该封装还包括垂直互连15 (在 此被示意性地表示为交叉方块)，所述垂直互连15形成至金属化层的垂直导电连接(垂直 于页面)，所述金属化层连接在其它这样的互连15之间。所述金属化层在此未被示出，但是 本领域的技术人员知道常规存储单元的连接。该封装还包括绝缘掩模区18 (在此被示意性 地表示为所示部分内的空白区)，所述绝缘掩模区18优选地为氧化硅，并且用于在所述器 件被形成在有源区16中时进行掩蔽以防止掺杂。出于说明的目的，单独的单元14被用虚线标出。本领域的技术人员能够理解，单元14的图案在比所示出的面积更大的面积上重复 或镶嵌，以形成这样的单元的阵列。在所示的例子中，第三、第四、第五、以及第六晶体管4、5、6和7是被形成在有源区 硅16的第一区中的NMOS器件，其中所述第一区包括上部和下部20和23 ；并且第一和第二 晶体管1和2是被形成在有源区硅16的第二区中的PMOS器件，其中所述第二区包括中心 部21和22。关于哪些晶体管被形成在何处以及所述晶体管如何被金属化层连接的确切细 节在此不予详细讨论，而CMO本文档来自技高网...

【技术保护点】
一种用于制造集成电路的方法，该方法包括：限定多个要形成器件的连续有源区；形成在所述有源区之上延伸的多个导线；将所述导线用作掩模，将掺杂剂引入到所述有源区中以形成掺杂区域；提供所述掺杂区域之中的一些与导线之间的连接以形成第一电路部分和第二电路部分，所述有源区中的至少一个有源区在第一与第二电路部分之间是连续的；以及在所述至少一个有源区中，提供所述掺杂区域之中的一些与导线之间的连接以在第一与第二电路部分之间形成二极管连接的彼此反向偏置的成对的晶体管，所述成对的晶体管被连接为使得在所述二极管连接的晶体管之间留下共用的未被连接的掺杂区域。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：T蒙克肯尼斯，
申请(专利权)人：艾色拉公司，
类型：发明
国别省市：US[美国]