用于并入有可逆极性字线和位线解码器的无源元件存储器阵列的方法和设备技术

本发明专利技术描述用于对可编程且在一些实施例中可重写的无源元件存储器单元的示范性存储器阵列进行解码的电路和方法，所述电路和方法尤其对具有一个以上存储器平面的极为密集的三维存储器阵列有用。另外，本发明专利技术描述用于选择此存储器阵列的一个或一个以上阵列区块、用于选择选定阵列区块内的一个或一个以上字线和位线、用于向选定阵列区块内的选定存储器单元传递数据信息和从其传递数据信息以及用于向未选定阵列区块传递未选定偏置条件的电路和方法。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及可编程存储器阵列，且明确地说，涉及并入有无源元件存储器单元的半 导体集成电路存储器阵列，更明确地说，涉及并入有此类存储器单元的三维存储器阵列。
技术介绍
某些无源元件存储器单元展现可重写特征。举例来说，在某些存储器单元中，可通 过以大约6到8 V的电压正向偏置存储器单元(例如，参考其中二极管的极性)来实现 编程，而可通过以大约10到14 V的电压反向偏置存储器单元来实现擦除。这些高电压 需要在字线和位线解码器内使用特高电压CMOS晶体管。这些高电压晶体管并不会完全 随存储器单元字线和位线间距减小而縮放。这对于3D存储器技术来说尤其成问题，其 中离开阵列且必须与字线和位线驱动器介接的字线和位线的高密度使得提供与不断变小 的阵列线间距兼容且能够在选定存储器单元上外加充分高电压的解码器和I/O电路(尤 其是字线和位线驱动器电路)的能力更为重要。
技术实现思路
一般来说，本专利技术针对一种并入有可逆极性字线和位线解码器的无源元件存储器阵 列，且针对一种用于使用并入有可逆极性字线和位线解码器的无源元件存储器阵列的方 法。然而，本专利技术由所附权利要求书界定，且本部分中的任何内容均不应视为限制所述 权利要求书。在一个方面中，本专利技术提供一种集成电路，其包含存储器阵列，所述存储器阵列在 第一位线层上具有多个位线且在第一字线层上具有多个字线。所述存储器阵列还包含无 源元件存储器单元的交叉点阵列，每一存储器单元耦合在相关联字线与相关联位线之间。 所述集成电路还包含字线解码器电路，其用于选择一个或一个以上字线，所述字线解码 器电路在两个操作模式之间具有可逆极性。所述字线解码器电路在所述两个操作模式中 的一者中发源通过选定无源元件存储器单元的电流，且在所述两个操作模式中的另一者 中汲取通过所述选定无源元件存储器单元的电流。所述集成电路还可包含位线解码器电路，其用于选择一个或一个以上位线，所述位线解码器电路在两个操作模式之间具有可 逆极性。在另一方面中，本专利技术提供一种集成电路，其包含存储器阵列，所述存储器阵列在 第一位线层上具有多个位线且在第一字线层上具有多个字线。所述存储器阵列还包含无 源元件存储器单元的交叉点阵列，每一存储器单元耦合在相关联字线与相关联位线之间。 所述集成电路还包含偏置构件，其用于在第一操作模式中将选定字线偏置于比未选定字 线低的电压并将选定位线偏置于比未选定位线高的电压，且用于在第二操作模式中将选 定字线偏置于比未选定字线高的电压并将选定位线偏置于比未选定位线低的电压。在另一方面中，本专利技术提供一种用于操作集成电路存储器阵列的方法，所述存储器 阵列具有无源元件存储器单元的交叉点阵列，每一无源元件存储器单元耦合在相关联字 线与相关联位线之间。所述方法包含在第一操作模式中，将选定字线偏置于比未选定 字线低的电压，且将选定位线偏置于比未选定位线高的电压；以及在第二操作模式中， 将选定字线偏置于比未选定字线高的电压，且将选定位线偏置于比未选定位线低的电压。 在另一方面中，本专利技术提供一种用于操作集成电路存储器阵列的方法， 所述存储器阵列在第一位线层上具有多个位线且在第一字线层上具有多个 字线。所述存储器阵列包含无源元件存储器单元的交叉点阵列，每一存储器 单元耦合在相关联字线与相关联位线之间。所述方法包含使用在两个操作 模式之间具有可逆极性的字线解码器电路来选择一个或一个以上字线。所述字线解码器电路在所述两个操作模式中的一者中发源通过选定无源元件存 储器单元的电流，且在所述两个操作模式中的另一者中汲取通过所述选定无源元件存储器单元的电流。 在又一方面中，本专利技术提供一种用于制作存储器产品的方法。所述方法包含形成 存储器阵列，其在第一位线层上具有多个位线且在第一字线层上具有多个字线，所述存储器阵列包含无源元件存储器单元的交叉点阵列，每一存储器单元耦合在相关联字线与 相关联位线之间。所述方法还包含形成字线解码器电路，其用于选择一个或一个以上 字线，所述字线解码器电路在两个操作模式之间具有可逆极性。所述字线解码器电路在 所述两个操作模式中的一者中发源通过选定无源元件存储器单元的电流，且在所述两个 操作模式中的另一者中汲取通过所述选定无源元件存储器单元的电流。本专利技术在若干方面中适用于具有存储器阵列的集成电路，适用于操作此类集成电路 和存储器阵列的方法，适用于制作并入有此类阵列的存储器产品的方法，且适用于此类 集成电路、产品或存储器阵列的计算机可读媒体编码，以上全部在本文中更详细描述且在所附权利要求书中陈述。所描述的技术、结构和方法可单独使用或彼此组合使用。上述内容是概要且因此必定含有对细节的简化、概括和省略。因此，所属领域的技 术人员将了解，上述概要只是说明性的，且不希望其以任何方式限制本专利技术。从下文陈 述的具体实施方式将明了由权利要求书单独界定的本专利技术的其它方面、创造性特征和优 点。附图说明通过参看附图，所属领域的技术人员可更好理解本专利技术，且可明了其许多目的、特 征和优点。图l是存储器阵列的示意图，其说明选定与未选定字线和位线以及正向偏置操作模 式中的示范性偏置条件。图2是图1描绘的存储器阵列的示意图，但其说明反向偏置操作模式中的示范性偏 置条件。图3是字线解码器电路的示意图，其包含正向偏置操作模式中的示范性条件。 图4是字线解码器电路的示意图，其包含反向偏置操作模式中的示范性条件。 图5是位线解码器电路的示意图，其包含正向偏置操作模式中的示范性条件。 图6是位线解码器电路的示意图，其包含反向偏置操作模式中的示范性条件。 图7是字线解码器电路的示意图，其包含针对某些其它实施例的反向偏置操作模式 中的示范性条件。图8是位线解码器电路的示意图，其包含针对某些其它实施例的反向偏置操作模式 中的示范性条件。图9是具有双经解码源极选择总线的字线解码器电路的示意图，其包含有用于复位 编程的反向偏置操作模式中的示范性条件。图IO是具有双数据相依源极选择总线的位线解码器电路的示意图，其包含有用于复 位编程的反向偏置操作模式中的示范性条件。图11是描绘包含三维存储器阵列的示范性集成电路的方框图，且所述集成电路包含 位于阵列一侧上的全局行解码器以及位于阵列顶部与底部的一对列解码器。图12是表示根据本专利技术某些实施例的三维存储器阵列的字线层和位线层的俯视图， 其展示2:1交错字线段，其中到用于一区块的字线段的一半的垂直连接在所述区块的左 侧，且到用于所述区块的字线段的另一半的垂直连接在所述区块的右侧。另外，来自两 个相邻区块的字线段共享每一垂直连接。12图13是描绘与图12说明的存储器阵列的某些实施例一致的三维存储器阵列的一部 分的三维视图，且说明借助于垂直连接而耦合到两个相邻阵列区块的每一者中的相应字 线段且在两个或两个以上字线层的每一者上的字线驱动器电路。图14是存储器阵列的方框图，其说明两个存储器条带，每一条带具有两个(或两个 以上)存储器间格，且每一间格包含多个存储器阵列区块。两个阵列区块经展示为被同 时选定，其每一者将其相应位线耦合到与存储器间格相关联的两个数据总线中的相应一 者。图15是存储器间格的方框图，其说明另一布置，其中两个阵列区块经展示为被同时 选定，其每一者将其相应位线耦合到与存储器间格相关联的两个数据总线中的相应本文档来自技高网...

【技术保护点】
一种集成电路，其包括：　存储器阵列，其在第一位线层上具有多个位线且在第一字线层上具有多个字线，所述存储器阵列包含无源元件存储器单元的交叉点阵列，每一存储器单元耦合在相关联字线与相关联位线之间；以及　字线解码器电路，其用于选择一个 或一个以上字线，所述字线解码器电路在两个操作模式之间具有可逆极性；　其中所述字线解码器电路在所述两个操作模式中的一者中发源通过选定无源元件存储器单元的电流，且在所述两个操作模式中的另一者中汲取通过所述选定无源元件存储器单元的电流。

【技术特征摘要】
【国外来华专利技术】US 2006-7-31 11/461,339;US 2006-7-31 11/461,3641. 一种集成电路，其包括存储器阵列，其在第一位线层上具有多个位线且在第一字线层上具有多个字线，所述存储器阵列包含无源元件存储器单元的交叉点阵列，每一存储器单元耦合在相关联字线与相关联位线之间；以及字线解码器电路，其用于选择一个或一个以上字线，所述字线解码器电路在两个操作模式之间具有可逆极性；其中所述字线解码器电路在所述两个操作模式中的一者中发源通过选定无源元件存储器单元的电流，且在所述两个操作模式中的另一者中汲取通过所述选定无源元件存储器单元的电流。2. 根据权利要求l所述的集成电路，其进一步包括位线解码器电路，其用于选择一个或一个以上位线，所述位线解码器电路在两个 操作模式之间具有可逆极性。3. 根据权利要求2所述的集成电路，其中所述位线解码器电路包括多个位线解码器输出节点，其每一者与相应的多头位线驱动器电路相关联；其中给定多头位线驱动器电路与数据相依第一源极选择总线和第一源极偏置线 相关联。4. 根据权利要求2所述的集成电路，其中所述存储器阵列包括在第二位线层上具有数个位线的三维存储器阵列；且 每一多头位线驱动器电路与所述第一位线层上的位线和所述第二位线层上的位 线相关联。5. 根据权利要求4所述的集成电路，其中每一存储器单元包括可逆电阻器元件。6. 根据权利要求5所述的集成电路，其中所述可逆电阻器元件包括过渡金属氧化物。7. 根据权利要求5所述的集成电路，其中每一存储器单元包括与二极管串联的可逆电阻器元件。8. 根据权利要求3所述的集成电路，其中每一多头位线驱动器电路包括相应多个位线驱动器电路，给定多头位线驱动器电路的每一相应位线驱动器电路响应于所述相关联的位线解码器输出节点，用于有时 将相应位线耦合到所述第一源极选择总线的相应总线线路，且用于有时将所述相应 位线耦合到所述第一源极偏置线。9. 根据权利要求8所述的集成电路，其中给定多头位线驱动器电路的每一位线驱动器 电路分别由以下各项组成PMOS装置，其使源极端子耦合到所述第一源极选择总线的所述相应总线线路， 使栅极端子耦合到所述相关联位线解码器节点，且使漏极端子耦合到所述相应位 线，以及NMOS装置，其使源极端子耦合到所述第一源极偏置线，使栅极端子耦合到所 述相关联位线解码器节点，且使漏极端子耦合到所述相应位线。10. 根据权利要求9所述的集成电路，其中每一位线驱动器电路内的所述NMOS装置设 置在三阱半导体结构内。11. 根据权利要求8所述的集成电路，其中在第一操作模式中，所述第一源极选择总线是数据相依的，其中所述总线线路根 据用于所述第一操作模式的对应数据位而建立于适用于所述第一操作模式的有效 或无效位线偏置条件，且所述第一源极偏置线建立于适用于所述第一操作模式的所 述无效位线偏置条件；且在第二操作模式中，所述第一源极偏置线建立于适用于所述第二操作模式的有效 位线偏置条件，且所述第一源极选择总线的所述总线线路中的每一者建立于适用于 所述第二操作模式的无效位线偏置条件。12. 根据权利要求ll所述的集成电路，其中适用于所述第一操作模式的所述有效和无效位线偏置条件分别包括第一模式选 定位线电压和第一模式未选定位线电压；适用于所述第二操作模式的所述有效和无效位线偏置条件分别包括第二模式选 定位线电压和第二模式未选定位线电压；所述第一模式选定位线电压和所述第二模式选定位线电压相对于接地参考电压 在极性上相反；且所述位线解码器的所述极性在所述第一和第二模式中的一者中为高有效，且在所 述第一和第二模式中的另一者中为低有效。13. 根据权利要求12所述的集成电路，其中所述字线解码器电路包括多个字线解码器输出节点，其每一者与相应的多头字线驱动器电路相关联；其中给定多头字线驱动器电路与经解码第二源极选择总线和第二源极偏置线相 关联。14. 根据权利要求13所述的集成电路，其中在所述第一操作模式中，所述第三源极选择总线的所述总线线路中的选定一者根 据对应地址信息而建立于适用于所述第一操作模式的有效字线偏置条件，且所述第 二源极选择总线的其它未选定总线线路和所述第二源极偏置线建立于适用于所述 第一操作模式的无效字线偏置条件；且在所述第二操作模式中，所述第二源极偏置线建立于适用于所述第二操作模式的有效字线偏置条件，且所述第二源极选择总线的所述总线线路建立于适用于所述第 二操作模式的无效字线偏置条件。15. 根据权利要求14所述的集成电路，其中给定多头字线驱动器电路的每一字线驱动 器电路分别由以下各项组成-.PMOS装置，其使源极端子耦合到所述第二源极偏置线，使栅极端子耦合到所述 相关联字线解码器节点，且使漏极端子耦合到所述相应字线，以及NMOS装置，其使源极端子耦合到所述第二源极选择总线的所述相应总线线路， 使栅极端子耦合到所述相关联字线解码器节点，且使漏极端子耦合到所述相应字 线。16. 根据权利要求14所述的集成电路，其中适用于所述第一操作模式的所述有效和无效字线偏置条件分别包括第一模式选 定字线电压和第一模式未选定字线电压；适用于所述第二操作模式的所述有效和无效字线偏置条件分别包括第二模式选 定字线电压和第二模式未选定字线电压；所述第二模式选定字线电压和所述第二模式选定位线电压相对于接地参考电压 在极性上相反；且所述字线解码器的所述极性在所述第一和第二模式中的一者中为高有效，且在所 述第一和第二模式中的另一者中为低有效。17. 根据权利要求14所述的集成电路，其中所述第二模式未选定字线电压和所述第二模式未选定位线电压是大致上相同的 电压。18. —种对权利要求1中所述的集成电路进行编码的计算机可读媒体。19. 一种包含根据权利要求1所述的集成电路的封装模块。20. —种集成电路，其包括存储器阵列，其在第一位线层上具有多个位线且在第一字线层上具有多个字线， 所述存储器阵列包含无源元件存储器单元的交叉点阵列，每一存储器单元耦合在相 关联字线与相关联位线之间；以及/白頃士6甘m工Vr哲一 tb。 乂Ar 士贫+ rh 、l々二生6々乂白嬰工Uk 土 二出&々^丰白||由pp龙,旦tj it ，六rn j 1工力休i卜'沃>、t ixr ^ ac 丁 m ,且j u小疋丁纹吸B j B ￡h升将选定位线偏置于比未选定位线高的电压，且用于在第二操作模式中将选定字线偏 置于比未选定字线高的电压并将选定位线偏置于比未选定位线低的电压。21. 根据权利要求20所述的集成电路，其中所述第一操作模式中的所述选定位线电压在极性上与所述第二操作模式中的所 述选定位线电压相反。22. 根据权利要求20所述的集成电路，其中所述第二操作模式包括区块复位操作，在所述区块复位操作期间通过将一个或一 个以上选定位线偏置于负电压且通过将一个或一个以上选定字线偏置于正电压来 反向偏置一个或一个以上选定存储器单元。23. 根据权利要求22所述的集成电路，其中所述第一操作模式包括设定操作，在所述设定操作期间通过将一个或一个以上选 定位线偏置于正电压且通过将一个或一个以上选定字线偏置于非负电压来正向偏 置一个或一个以上选定存储器单元。24. 根据权利要求23所述的集成电路，其中在所述第一操作模式中，所述一个或一个以上选定字线被偏置于接地电位。25. 根据权利要求22所述的集成电路，其中在所述第二操作模式中，未选定字线和未 选定位线被偏置于大致上相同的电压，进而在未选定存储器单元上不施加任何净偏 置。26. 根据权利要求25所述的集成电路，其进一步包括在所述第二操作模式中将未选定 字线和未选定位线偏置于接地电位。27. 根据权利要求20所述的集成电路，其中所述存储器阵列包括在第二位线层上具有数个...

【专利技术属性】
技术研发人员：卢卡G法索利，克里斯托弗J佩蒂，罗伊E朔伊尔莱因，
申请(专利权)人：桑迪士克三D公司，
类型：发明
国别省市：US[美国]