具有多个单元基底的与非闪速存储器制造技术

一种ＮＡＮＤ闪速存储器，具有连接到页面缓冲器的存储器阵列的多个位线，其中在至少两个阱部分中形成连接到同一位线的ＮＡＮＤ单元串。至少一个阱部分可在擦除操作期间选择性地耦合到擦除电压，这样防止未选阱部分接收擦除电压。当阱部分的面积减小时，引起每个阱部分中的电容相应降低。相应地，电荷泵电路驱动能力保持不变时，相对于单阱存储体获得更高的ＮＡＮＤ闪速存储单元擦除速度。或者，通过将具有特定面积的阱部分和具有降低的驱动能力的电荷泵匹配，实现对应于单阱存储体的恒定擦除速度。降低了驱动能力的电荷泵占据较小半导体芯片面积，从而降低了成本。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体涉及NAND (与非)闪速存储器。具体而言，本专利技术涉及擦除NAND闪速 存储器单元。
技术介绍
闪速存储器是一类经常使用的非易失性存储器，广泛用作消费类电子产品和大规 模存储应用的存储装置。闪速存储器在如数字音频/视频播放器、蜂窝电话和数码相机等 流行的消费类产品中普遍使用，用于存储应用数据和/或媒体数据。闪速存储器还可以用 作专用的存储装置，如作为可插在个人计算机的通用串行端口(USB)中的便携式闪速驱动 器，以及作为磁性硬盘驱动器(HDD)的替代。众所周知，闪速存储器是非易失性的，这意味 着闪速存储器可在没有电源时保留存储的数据，这为上述消费类产品提供了省电的益处。 由于闪速存储器对于存储器阵列的给定面积具有相对高的密度，所以适用于这些应用。图IA是典型的闪速存储器装置的总体框图。闪速存储器2包括公知的输入和输 出缓冲器电路，如用于接收外部控制和数据输入信号以及提供数据输出信号的输入/输出 (I/O)缓冲块3a和控制缓冲块3b。接收如CE#和丽的控制信号的控制缓冲块3b可以包 括其他基本逻辑电路，用于实现例如和数据输入和缓冲的控制相关的基本功能。闪速存储 器2包括控制电路3c，用于控制闪速电路的各种高级功能，如读出、编程和擦除操作；还包 括用于存储地址信息的地址寄存器4、用于存储编程数据信息的数据寄存器5、用于存储命 令数据信息的命令寄存器6、用于产生所需的编程和擦除电压的高电压电路和用于访问存 储器阵列7的核心存储电路。存储器阵列7包括例如排列成NAND单元串的闪速存储单元。 一列NAND单元串耦合到位线，位线连接到页面缓冲/感测放大器电路8。感测放大器电路 8感测所选存储单元页面的读出数据并向所选存储单元页面提供编程数据。存储单元的一 个页面指连接到同一字线的所有存储单元。示作行地址解码器9a和行地址缓冲器9b的行 驱动器/解码器驱动字线。可以有一个或多个解码级，行地址缓冲器9b可以包括块解码逻 辑。控制电路3c包括命令解码器和用于执行内部闪速操作(如读出、编程和擦除功 能)的逻辑。本领域技术人员应该理解，这些操作是响应于命令寄存器6中存储的命令数 据而执行的，有时，取决于待执行的操作，和各个地址寄存器4和数据寄存器5中存储的地 址数据和编程数据结合执行。由存储器控制器发出命令数据、地址数据和编程数据，并由闪 速存储器2将这些数据锁存在相应的寄存器内。所示闪速存储器2的电路块的功能是本领 域公知的。本领域技术人员应该理解，图IA所示的闪速存储器2代表许多可能的闪速存储 器结构中的一个。图IA中，存 储器阵列7、感测放大器电路8、数据寄存器5、行地址解码器9a和行地址缓冲器9b是一个存储体的一部分。图IB是现有技术闪速存储器装置的底层平面布局，用于示出各个电路块占据的 面积。通常，在图IB的底层平面布局上形成图IA所示的所有电路块。图IB中，闪速存储器 芯片10是矩形的半导体材料，在上面形成晶体管电路和结构。两个存储器阵列或存储器片 12和14占据大部分面积，这两个阵列整体对应于图IA的存储器阵列7。虽然本例的闪速存 储器10包括两个存储器阵列，其他设计可以包括一个存储器阵列或多于两个存储器阵列。 行解码器16位于存储器阵列12和14之间，其将字线驱动到读出、编程和擦除操作所需的 电压电平。通常，行解码器16对应于图IA的行地址解码器9a和行地址缓冲器9b。图IB 的例子中，字线(未示出)在水平方向延伸。页面缓冲器18和20位于每个存储器阵列12 和14的下方并且每一个都电连接到位线(未示出)，用于提供编程数据并用于感测读出数 据。页面缓冲器18和20整体对应于图IA的数据寄存器5和感测放大器8。将存储器阵列 12、行解码器16和页面缓冲器18的组合称为存储体或存储面。类似的，存储器阵列14、行 解码器16和页面缓冲器20的组合称为另一个存储体或存储面。页面缓冲器18和20通过 数据线(未示出)接收并提供数据，数据线耦合到逻辑块22中的输入和输出(I/O)电路。 逻辑块22还包括其他电路，如命 令解码器和寄存器。另外一大块面积用于电荷泵24，其负 责产生用于对第一存储器阵列12和第二存储器阵列14的闪速存储单元中存储的数据进行 编程和擦除所需的高电压。电荷泵24整体对应于图IA的高电压发生器。上面大体描述了 闪速存储器芯片10的元件，但是，本领域技术人员应该理解，图IB中示出的每个块包括实 现闪速存储器芯片10的正确操作所需的所有电路。图IB所示的本例中，闪速存储器芯片10设计为具有排列在存储器阵列12和14的 NAND单元串中的NAND闪速存储单元。将NAND单元串组织成存储块，如块[1]到块[η]，其 中η可以是任意非零整数值。每个阵列中块数目的选择是闪速存储器芯片10的设计参数。图2示出图IB的闪速存储器芯片10的示例存储器阵列。图2所示的例子在一个 存储器阵列中具有两个存储块。图2中，用虚线框30指示一个NAND单元串的范围，其中包 括串联在位线BLl和共同电源线CSL之间的串选择装置32、闪速存储单元34和电源线选择 装置36。每个NAND单元串可以有i个闪速存储单元34，其中i是非零整数。相应地，字线 WLl到WLi电耦合到闪速存储单元34的相应栅极。串选择线(SSL)和电源选择线(GSL)分 别电耦合到选择器件32和36。本例中，NAND单元串30的所有晶体管都是η沟道器件。和图IB的存储块[1]相同的存储块38例如包括具有选择装置和连接到相同字 线、串选择线和电源选择线的闪速存储单元的所有NAND单元串。存储块38的宽度由位线 数目确定，在图2的例子中是j条位线，j是非零整数。存储块40还包括连接到位线BLl到 BLj的NAND单元串。将位线和电连接到该位线的NAND单元串称为一列。用公知的半导体制造工艺形成图IB的闪速存储芯片10的全部电路，包括图2的 NAND单元串。这些工艺中，将同类型的晶体管集合在一起在各自的阱中形成。例如，在ρ型 阱中形成η型晶体管，在η型阱中形成ρ型晶体管。一些情况下，仅使用单个阱，其类型取 决于基底的类型。在大多数NAND所述存储器装置中，在一个阱中形成存储器阵列中的所有 NAND单元串，这会引起下文所述的弊端。图3是沿图IB的线Α-Α’所切的存储阵列14的截面图，将截面图旋转一定角度以 示出其表面上的具体特征。未示出形成页面缓冲器20和逻辑块22的半导体基底的截面结构。图3中，基底50是具有η阱52和ρ阱54的ρ型基底。在η阱52中形成P阱54，这样， P阱54和基底50间隔开。在ρ阱54中形成图2的所有NAND单元串30，具体而言即形成 NAND单元串30的晶体管器件。图3所示阱结构通常称为三阱结构，或者称为三袋(triple pocket)结构。P阱54的表面上是简单地用梯形框表示的NAND单元串30，一列中的每个 NAND单元串并行连接到如位线BLk的位线，其中k是小于BLj的变量，代表逻辑位线位置。 参看图2，位线连接到每个NAND单元串30的串选择装置32。相应地，共用共同选择线和字 线的NAND单元串是一个存储块的一部分。图3示出四个存储块56、58、60和62以简化附 图，然而，本领域技术人员应该理解，存本文档来自技高网...

【技术保护点】
一种ＮＡＮＤ闪速存储器，包括：具有第一ＮＡＮＤ单元串的第一阱部分，用于在擦除操作期间选择性地接收擦除电压；具有第二ＮＡＮＤ单元串的第二阱部分，用于在所述擦除操作期间选择性地接收所述擦除电压；电连接到所述第一ＮＡＮＤ单元串和第二ＮＡＮＤ单元串的位线；以及电连接到所述位线的页面缓冲器。

【技术特征摘要】
【国外来华专利技术】US 2008-1-7 61/019415;US 2008-6-20 12/143285一种NAND闪速存储器，包括具有第一NAND单元串的第一阱部分，用于在擦除操作期间选择性地接收擦除电压；具有第二NAND单元串的第二阱部分，用于在所述擦除操作期间选择性地接收所述擦除电压；电连接到所述第一NAND单元串和第二NAND单元串的位线；以及电连接到所述位线的页面缓冲器。2.根据权利要求1所述的NAND闪速存储器，其中所述第一阱部分包括电连接到第二位 线的第三NAND单元串，所述第二阱部分包括电连接到所述第二位线的第四NAND单元串，所 述第二位线电连接到所述页面缓冲器。3.根据权利要求2所述的NAND闪速存储器，其中所述第一NAND单元串和所述第三 NAND单元串是一个存储块的一部分，所述第二 NAND单元串和所述第四NAND单元串是另一 个存储块的一部分。4.根据权利要求1所述的NAND闪速存储器，其中所述第一阱部分包括电连接到所述位 线的第三NAND单元串，所述第二阱部分包括电连接到所述位线的第四NAND单元串。5.根据权利要求4所述的NAND闪速存储器，其中所述第一NAND单元串是第一存储块 的一部分，所述第三NAND单元串是第二存储块的一部分，所述第二 NAND单元串是第三存储 块的一部分，所述第四NAND单元串是第四存储块的一部分。6.根据权利要求5所述的NAND闪速存储器，还包括用于响应于块地址选择所述第一存 储块、第二存储块、第三存储块和第四存储块中的一个进行擦除的块解码器。7.根据权利要求6所述的NAND闪速存储器，还包括用于提供擦除电压的电荷泵；以及用于响应于所述块地址将所述擦除电压耦合到所述第一阱部分和第二阱部分之一的 选择器。8.根据权利要求1所述的NAND闪速存储器，其中所述位线包括通过隔离装置电连接到 所述第一 NAND单元串的第一位线段和电连接到所述第二 NAND单元串的第二位线段。9.根据权利要求8所述的NAND闪速存储器，其中所述隔离装置位于所述第一阱部分和 所述第二阱部分之间。10.根据权利要求8所述的NAND闪速存储器，其中所述隔离装置的栅极端在编程操作、 读出操作和擦除操作期间偏置到大于电源电压VDD的电压。11.根据权利要求8所述的NAND闪速存储器，其中所述隔离装置在所述擦除操作中是 不导电的，以在选择所述第一 NAND单元串和第二 NAND单元串之一进行擦除时隔离所述第 一位线段和所述第二位线段。12.根据权利要求8所述的NAND闪速存储器，其中响应于控制信号截止所述隔离装置。13.根据权利要求8所述的NAND闪速存储器，其中响应于阱部分选择信号截止所述隔 离装置。14.根据权利要求8所述的NAND闪速存储器，还包括位线段解...

【专利技术属性】
技术研发人员：金镇祺，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：CA[加拿大]