性能改善的N沟道ESD箝位电路制造技术

一种静电放电（ＥＳＤ）保护电路使用两个Ｎ沟道场效应晶体管（ＮＦＥＴ）来从第一电源节点向第二电源节点传导ＥＳＤ电流。在ＥＳＤ事件期间，ＥＳＤ检测电路将两个ＮＦＥＴ的栅极通过分离的导电路径都耦合到第一电源节点。在一个新颖方案中，ＲＣ触发电路包括通过电阻充电的电容。该电阻涉及到栅极耦合到第二ＮＦＥＴ的栅极的Ｐ沟道晶体管。在正常加电状态期间，Ｐ沟道晶体管是导通的，由此防止如果电源电压ＶＤＤ迅速升高ＲＣ触发器触发。在另一新颖方案中，新颖的电平移动倒相器驱动第二ＮＦＥＴ。电平移动倒相器使用下拉电阻器来避免迅速跳回，还使第二ＮＦＥＴ的栅极与电容性加载的第三电源节点隔离开。

【技术实现步骤摘要】
【国外来华专利技术】
本文公开的实施例涉及ESD保护电路。
技术介绍
集成电路可能会被静电放电(ESD)产生的高压尖脉冲损坏。人体上可 能会生成高静电荷。考虑已封装集成电路独立且未耦合到印刷电路的情况。 集成电路内的电源导体和接地导体可以处于第一 电势。如果某人带静电荷， 并且要接触集成电路的端子，可能会迅速通过该端子释放该人身体上的高 静电电压电荷并释放到集成电路中，直到集成电路和人体在一共同电势处 均衡为止。这种静电放电事件会瞬时向集成电路内引入高电压和大电流， 这可能会损坏集成电路。在一个范例中，集成电路中的小逻辑晶体管的栅 极电介质材料很薄，当在其栅电极和下方半导体材料之间瞬时存在高电压 时该材料会击穿。在ESD事件期间，栅极电介质击穿且被永久损坏。在之 后将该集成电路用到可用产品中时，由于在处理期间对集成电路造成的损 坏，该产品可能有缺陷或无法工作。为了防止这种情况， 一般在集成电路中加入称为静电放电(ESD)保护 装置的电路。ESD保护电路具有能够分流ESD放电事件的瞬时大电流同时降 低一低的无破坏性电压的电路。 一种ESD保护电路通常被称为ESD 箝位电 路。如果在ESD事件中集成电路的电压供应端子和接地端子之间的电压迅 速升高，那么ESD保护装置变为导通，并将一个端子钳制到另一个(或将 一个内部电源电压总线钳制到另一个)。所述箝制是这样的，使得端子之一 上的高电压ESD事件的电荷通过ESD保护装置释放到另一端子。ESD事件仅持续很短时间，因此在ESD事件之后，ESD保护装置不再导通。在有些情况 下，电路必须工作在比电路中所用的半导体场效应晶体管(FET)的额定电 压更高的电压下。在这种情况下，使用称为共射共基的技术。在该技 术中，串联极性类似的FET，以允许电路工作在个体FET的额定电压以上。 这种电路需要在正电源端子和负电源端子之间的偏置电压电平。图1 (现有技术)为一种常规共射共基(cascoded) ESD保护电路的电 路图。电源电压导体1耦合到第一端子，接地导体2耦合到第二端子，中 间电源9或共射共基偏置电压耦合到第三端子。假设电路的所有节点最初 都处于相同电势。如果导体1上的电压相对于导体2上的地电势迅速增大， 会使大N沟道FET 3和4导通，从而从导体1向导体2传导可能的ESD电 流。该电路涉及到两个RC电路。P沟道晶体管5充当电阻器，P沟道晶体 管6充当电容器。P沟道晶体管7和8以类似方式耦合在一起。考虑涉及晶 体管5和6的RC电路。 一开始，晶体管6的电容被放电，在晶体管6的电 容两端没有电压降。因此，节点10相对于倒相器13的引线11和12上的 电源电压处于数字低。在导体1和9之间的电压迅速增大时，则通过晶体 管5的电阻相对缓慢地对晶体管6的电容充电。结果，在倒相器13的输入 端呈现数字低。倒相器13输出数字高，导致大N沟道晶体管3的栅极耦合 到导体l。使大N沟道晶体管3导通。图l的电路的下部与电路上部以相同 方式工作。因此，在ESD状态期间，在导体1和2之间的电压被检出迅速 升高时，大N沟道晶体管3和4均快速导通。晶体管3和4释放静ESD电 荷，防止导体1和2之间的电压到达会损坏集成电路内的其他敏感电路的 高电平。在短时间之后，晶体管6和8的电容充电到节点10和14上的电压达 到倒相器13和15的切换电压的点。倒相器13和15然后切换到输出数字 逻辑低值，该值又使晶体管3和4不导通。 一旦大N沟道晶体管3和4不 导通，就可以在正常加电条件下将电压源供应VDD耦合到导体1和2。在正 常加电条件下，导体1和2之间的电压不像ESD事件中那样迅速升高。导 体1和9以及导体9和2之间的电压缓慢升高，使得晶体管6和8的电容 器始终充分充电，且节点10和14上的电压保持在倒相器13和15的切换 电压以上。因此，倒相器13和15通常输出数字逻辑低值。因此晶体管3和4保持不导通。导体1和2之间的电压可以以这种方式升高，直到导体1 和2之间的电压处于电源电压VDD电平为止。在正常加电条件期间ESD保 护电路不从导体1向导体2传导电流。有两种用于测试ESD保护电路的充分性的通用模型人体模型(HBM) 和电荷装置模型(CDM)。在CDM模型中，ESD脉冲的电流幅度大，但持续时 间比HMB模型中的ESD脉冲短。在CDM测试下，注意到用于在ESD箝位电 路中传导ESD电流的大N沟道晶体管失效。因此提供镇流器，成功地提升 了 ESD保护失效时的电压。不过发现提供镇流器增大了 ESD保护电路占用 的集成电路面积的量。未发现类似构造的P沟道晶体管在ESD保护电路应 用中失效，尽管其具有更低的载流子迁移率且因此为了与N沟道晶体管传 导相同量的ESD电流需要制造得更大。有时由P沟道晶体管占用的集成电 路面积的量小于由较小的N沟道晶体管及其相关镇流器所占用的集成电路 面积的量。因此，ESD保护电路幵始将P沟道晶体管用于大的ESD载流晶体 管。图2 (现有技术)为将P沟道晶体管Pl和P2用于大ESD载流晶体管的 ESD保护电路的图示。在导体16和接地导体17之间的电压迅速升高期间， RC电路18最初向倒相器20的输入引线19上提供相对于倒相器20的电源 电压的数字逻辑低。因此倒相器20向倒相器21的输入引线23输出数字逻 辑高，该数字逻辑高又将Pl的栅极耦合到节点22上的低电势。因此使得 晶体管Pl导通。节点22的低电势被直接耦合到晶体管P2的栅极，使得晶 体管P2也导通。通过倒相器20将节点23耦合到导体16，从而节点23比 节点22具有更高电势。节点22上的电压低于倒相器23的切换阈值。因此 倒相器24向晶体管25的栅极上输出数字高电压(节点23上的电压)，由 此使晶体管25导通并保持节点22上的电压耦合到地电势。通过晶体管Pl 和P2从导体16向接地导体17传导ESD电流。在ESD事件过去之后，相对于导体22上的电压而言，节点19上的电 压升高到达到倒相器20的切换阈值的点。倒相器20切换，倒相器21切换， 晶体管Pl的栅极通过倒相器21耦合到导体16。然后晶体管Pl截止。此时， 通过倒相器20中的下拉晶体管将节点23耦合到节点22。倒相器24的输入 引线上的电压不再低于倒相器24的切换点。因此倒相器24切换并将晶体9管25的栅极耦合到接地导体17，由此使晶体管25截止。因为节点22不再 耦合到接地导体17，因此节点22上的电压升高并使晶体管P2截止。因此， 在ESD事件之后，大P沟道晶体管P1和P2都不导通。在向电源导体16施 加电压、向导体22施加中间电压并向接地导体17施加地电压的正常操作 条件下，晶体管Pl的栅极被保持到其源极电势，由此偏置晶体管Pl使其 截止。晶体管P2的栅极保持在导体22的电势，由此将晶体管Pl的漏极到 源极电势降低到安全电平。
技术实现思路
一种静电放电(ESD)保护电路使用一对叠置的大的串联连接场效应晶 体管(FET)来从集成电路中的第一电源节点向第二电源节点传导ESD电流。 该ESD保护电路包括ESD检测电路。在ESD事件期间，触发ESD检测电路 内的RC触发电路，由此导致ESD检测电路使第一 FET和第二 FET都导通。 因此可以将ESD电流从第一电源节点经第一 FET、经本文档来自技高网...

【技术保护点】
一种静电放电（ＥＳＤ）保护电路，包括：　第一电源节点；　第二电源节点；　具有栅极的第一Ｎ沟道场效应晶体管（ＮＦＥＴ）；　具有栅极的第二ＮＦＥＴ，其中所述第二ＮＦＥＴ与所述第一ＮＦＥＴ串联耦合，使得在静电放电（ＥＳＤ） 事件期间，ＥＳＤ电流从所述第一电源节点经过所述第一ＮＦＥＴ、经过所述第二ＮＦＥＴ流到所述第二电源节点；以及　ＥＳＤ检测电路，在所述ＥＳＤ事件期间，所述ＥＳＤ检测电路将所述第一和第二ＮＦＥＴ的所述栅极耦合到所述第一电源节点。

【技术特征摘要】
【国外来华专利技术】US 2006-8-24 60/840,275;US 2007-4-20 11/738,3361、一种静电放电(ESD)保护电路，包括第一电源节点；第二电源节点；具有栅极的第一N沟道场效应晶体管(NFET)；具有栅极的第二NFET，其中所述第二NFET与所述第一NFET串联耦合，使得在静电放电(ESD)事件期间，ESD电流从所述第一电源节点经过所述第一NFET、经过所述第二NFET流到所述第二电源节点；以及ESD检测电路，在所述ESD事件期间，所述ESD检测电路将所述第一和第二NFET的所述栅极耦合到所述第一电源节点。2、 根据权利要求1所述的ESD保护电路，其中所述ESD检测电路包括 RC电路，其耦合到所述第一电源节点和第三电源节点，使得在所述ESD事件期间，所述RC电路将电流从所述第一电源节点传导到触发节点并从所 述触发节点传导到所述第三电源节点；以及具有耦合到所述触发节点的输入引线的倒相器，其中所述倒相器具有 第一电源电压引线和第二电源电压引线，所述倒相器的所述第一电源电压 引线耦合到所述第一电源节点，所述倒相器的所述第二电源电压引线耦合 到所述第三电源节点，其中所述第三电源节点未直接连接到所述第二 NFET 的所述栅极。3、 根据权利要求2所述的ESD保护电路，其中所述ESD检测电路还包括具有栅极、源极和漏极的P沟道场效应晶体管(PFET)，其中所述栅极 耦合到所述第三电源节点，且其中所述漏极耦合到所述第二NFET的所述栅 极。4、 根据权利要求3所述的ESD保护电路，其中所述ESD检测电路还包括电阻器，其具有耦合到所述PFET的漏极的第一引线和耦合到所述第二电源节点的第二引线。 -5、 根据权利要求2所述的ESD保护电路，其中所述ESD检测电路还包括具有栅极、源极和漏极的P沟道场效应晶体管(PFET)，其中所述源极耦合到所述触发节点，其中所述漏极耦合到所述第三电源节点，且其中所述栅极耦合到所述第二 NFET的所述栅极。6、 根据权利要求1所述的ESD保护电路，其中所述ESD保护电路是集成电路的一部分，其中耦合所述第一电源节点，以便从所述集成电路的第一端子接收电源电压，且其中耦合所述第二电源节点，以便从所述集成电路的第二端子接收地电势。7、 根据权利要求6所述的ESD保护电路，其中耦合所述第三电源节点，以便从所述集成电路的第三端子接收第二电源电压。8、 根据权利要求2所述的ESD保护电路，其中所述ESD保护电路是集成电路的一部分，且其中所述第三电源节点耦合到所述集成电路的输出驱动器。9、 根据权利要求2所述的ESD保护电路，其中所述ESD检测电路还包括具有栅极、源极和漏极的第三NFET，其中所述第三NFET的所述源极耦合到所述第二电源节点，其中所述第三NFET的所述漏极耦合到所述第三电源节点，且其中所述第三NFET的所述栅极耦合到所述第二 NFET的所述栅极。10、 根据权利要求2所述的ESD保护电路，还包括具有栅极、源极和漏极的第三NFET，其中所述第三NFET的所述源极耦合到所述第三电源节点，其中所述第三NFET的所述漏极耦合到所述触发节 点，且其中所述第三NFET的所述栅极耦合到所述倒相器的输出引线。11、 根据权利要...

【专利技术属性】
技术研发人员：E沃利，V莫汉，R扎利里赛纳利，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]