在集成电路或其它装置上制造小型接脚的方法制造方法及图纸

一种装置的形成方法，包括形成具有一侧壁的一构造的步骤。一侧壁间隙壁形成于该侧壁上。侧壁间隙壁依据一图案被蚀刻以界定该侧壁间隙壁的该宽度。宽度为次光刻等级，包括譬如约４０纳米或更小。

【技术实现步骤摘要】

本专利技术涉及一种集成电路与其它装置的制造方法，特别是涉及极小型接脚状的构 造的制造方法。
技术介绍
目前对用以制造极小型构造的集成电路工艺已经出现需求。举例而言，包括硫属 材料或其它相变化材料的小型元件可通过施加电流而产生相变化。此种特性已经使我们对 于使用相变化材料以形成非挥发性存储电路产生兴趣。目前的发展方向已朝向小数量的可规划式电阻式材料的使用，尤其是在小毛细孔 中。阐明朝向小毛细孔的发展的专利包括=Ovshinsky的发证于1997年11月11日的美 国专利第5，687，112号，其名称为“具有梯形接点的多位单一单元存储器元件(Multibit Single Unit Memory Element Having TaperedContact) ";Zahorik ^AW^ilHT 1998 ^ 8月4日的美国专利号第5，789，277号，其名称为“硫族化物存储装置的制造方法(Method of Making ChalcogenideMemory Device) ” ；Doan 等人的发证于 2000 年 11 月 21 日的美 国专利号第6，150，253号，其名称为“可控制双向开关半导体元件相变化半导体存储装置 及其造方法(Controllable Ovonic Phase-Change Semiconductor MemoryDevice and Methods of Fabricating the Same)”。本申请专利技术人的美国专利申请公开号US-2004-0(^6686-Al揭露一种相变化存储 器单元，于其中相变化元件包括位于电极/介电材料/电极的堆栈上的一侧壁。数据通过 使用电流而导致在非晶系与结晶系状态之间的相变化材料的转变而得以储存。电流加热此 材料并导致在前述状态之间的转变。从非晶系至结晶系状态的变换一般而言是一种较低电 流操作。从结晶系至非晶系的变换(于此以重置表示)一般而言是一种较高电流操作。理 想上是可将用以导致从结晶系状态至非晶系状态的相变化材料的转变的重置(复位)电流 的大小予以最小化。通过降低单元中的相变化材料元件的尺寸与电极和相变化材料之间的 接触面积，可降低重置所需要的重置电流的大小。供小型构造用的其它应用亦在集成电路制造中出现，且理想上是可提供新的制造 技术与构造来满足此需求。
技术实现思路
本专利技术包括用以形成狭小侧壁间隙壁或接脚的方法。以下说明基于此一狭小侧壁 间隙壁或接脚来形成一存储器单元的方法，此方法包括以下步骤。形成一堆栈，此堆栈包括 一第一电极、位于第一电极上方的一绝缘层及位于绝缘层上方的第二电极，且一侧壁位于 至少此堆栈的绝缘层上。形成一侧壁间隙壁，其包括与第一电极与第二电极电气连通的一可规划式电阻式材料。侧壁间隙壁具有沿着侧壁自第一电极延伸至第二电极的一长度、大 致垂直于长度的一宽度、及由用以形成侧壁间隙壁的一层可规划式电阻式材料的厚度所决 定的一厚度。侧壁间隙壁通过以下动作而形成沉积一层可规划式电阻式材料于堆栈的侧 壁上，各向异性蚀刻该层可规划式电阻式材料以将远离侧壁的在多个区域中的材料予以移 除，以及依据一图案来选择性蚀刻可规划式电阻式材料来界定侧壁间隙壁的宽度。在说明 于此的实施例中，宽度小于50纳米，更好是约40纳米或更少。为了依据一图案来选择性地蚀刻可规划式电阻式材料以界定具有这样狭小宽度 的一侧壁间隙壁，所使用的一项技术包括形成具有一光刻(平版印刷)图案的一蚀刻光掩 模以界定一光刻宽度，然后修整蚀刻光掩模以提供一修整过的光掩模来界定图案，用来界 定侧壁间隙壁的宽度。于一例子中，蚀刻光掩模包括一光致抗蚀剂，其通过使用一氧基等离 子体蚀刻而被各向异性地蚀刻以形成修整过的光掩模。于另一例子中，蚀刻光掩模包括使 用一光刻处理所界定的一硬性光掩模，其被蚀刻以缩小其宽度并形成修整过的光掩模。说明于此的界定在单元的相变化接脚中的有源区域的尺寸三种尺寸最好是小于 50纳米，并可全部小于被应用来制造此单元的光刻处理的最小特征尺寸。这些尺寸于说明 于此的技术中由相变化材料的薄膜厚度、电极间介电材料薄膜厚度及修整过的光掩模所界 定。因此，单元尺寸(相变化材料的体积)很小(小于F3，其中F是用以制造存储器单元的 处理工艺的最小光刻特征尺寸)。所产生的相变化材料的单元包括位于一电极堆栈的侧壁 上的一狭小型接脚。在上电极与下电极的至少一者及相变化材料接脚之间的接触面积，亦 由供这些高度用的电极层厚度及供此宽度的接点用的光致抗蚀剂图案修整处理而以次平 板印刷的方式被界定。小单元与小接触区域允许具有很小重置电流与低功率消耗的存储器 的实施。本专利技术亦说明包括一堆栈的一种存储装置，这堆栈包括一第一电极、位于第一电 极上方的一电极间绝缘构件及位于电极间绝缘构件上方的一第二电极。这堆栈具有在至少 绝缘构件上方的侧壁。包括位于侧壁上的可规划式电阻式材料的一间隙壁，与第一电极与 第二电极电气连通。间隙壁具有沿着绝缘层的侧壁而从第一电极延伸至第二电极的一长 度，而此绝缘层大致垂直于长度与厚度。于说明于此的技术的实施例中，间隙壁的宽度与厚 度小于40纳米。可规划式电阻式材料包括一种可逆且可规划的相变化材料。说明于此的用以形成相变化材料接脚的方法可被使用来在一集成电路或其它装 置上制造供其它纳米技术使用的极小型接脚，所使用的材料可以是除相变化材料以外的材 料，就像是金属、介电材料、有机物、半导体等等。小尺寸侧壁接脚可形成于此构造上，而非 说明于此的用来供相变化存储器单元用的构造上，例如包括其它型式的堆栈的薄膜的构 造，例如薄膜介电材料的堆栈，而可具有或不具有一电极层以供接触至接脚。为让本专利技术的上述目的、特征、和优点能更明显易懂，以下配合附图以及优选实施 例，以更详细地说明本专利技术。附图说明图1为侧壁有源接脚存储器单元的立体图。图2为包括相变化存储器元件的一存储器阵列的示意图。图3为包括薄膜熔丝相变化存储器阵列与其它电路的集成电路装置的方块图。图4为依据本专利技术的一实施例的最终阵列构造的剖面。图5为在前端线处理与电极堆栈薄膜层的形成以后的前述构造的剖面。图6A与图6B显示分别地在电极堆栈蚀刻图5的构造之后的俯视图与剖面图。图7显示沉积于图6B的构造上的相变化材料薄膜。图8A与图8B分别显示在GST薄膜间隙壁蚀刻以后的俯视图与剖面图。图9显示在介电材料填充层形成以后的剖面图。图10显示在用以平坦化与曝光相变化材料侧壁的化学机械抛光以后的剖面图。图11显示在光致抗蚀剂图案的形成及供相变化侧壁接脚宽度的界定用的修整以 后的俯视图。图12A与图12B分别显示在相变化材料侧壁的选择性蚀刻以界定一相变化侧壁接 脚宽度尺寸以后的俯视图与剖面图。图13显示在移除光致抗蚀剂所产生的相变化材料侧壁接脚以后的俯视图。图14显示在通过移除相变化材料侧壁所留下的小接缝中的填充以及后来的氧化 物沉积以后的剖面图。图15显示在通道孔形成与用以界定位线的金属化以后的俯视图与剖面图。图16显示一实施例，其中薄膜相变化材料侧壁部分被蚀刻。图17显示用以于一集成电路上制造一小型接脚的代表工艺的一第一阶段。图18显示用以于一集成电路上制造一小型接脚的代表工艺的一第二阶段。图19显示用以于一集成电路上制造一小型接脚的代本文档来自技高网...

【技术保护点】
一种小型构造的形成方法，包含以下步骤：形成一电极堆栈，至少依序包括第一导电层、第一绝缘层、第二导电层、和第二绝缘层堆栈而成，该第一、二导电层由该第一绝缘层分离；利用图案化蚀刻该电极堆栈以形成具有侧壁的构造；沉积侧壁材料保形层于该侧壁上，以及蚀刻该侧壁材料保形层，以在该侧壁上形成侧壁间隙壁，使该电极堆栈与该侧壁间隙壁构成内存单元。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：龙翔澜，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71