三维立体结构电阻转换存储芯片的制备方法及芯片技术

本发明专利技术涉及到一种三维立体结构电阻转换存储芯片的制备方法及芯片。该方法中采用室温等离子体活化键合技术将已含有外围电路层、或者同时含有外围电路和平面存储结构层的基片与包含用作选通管的薄膜材料层的ＳＯＩ片键合；利用不高于４００℃低温退火增强键合强度，并使用机械减薄和化学腐蚀的方法实现低温下薄膜材料层转移；然后沉积电阻转换存储材料和导电薄膜，再经过光刻、刻蚀以及化学机械抛光等工艺，获得立体的选通管－电阻存储单元阵列。重复实施上述过程即可实现立体多层结构的电阻存储阵列，本发明专利技术中利用等离子体活化室温键合技术可以避免已有电路结构以及下层电阻存储单元因高温而产生的性能退化，因而该工艺适用于高速高密度存储芯片的开发。

【技术实现步骤摘要】

本专利技术属于半导体
，涉及一种电阻转换存储芯片的结构和制备方法，尤 其涉及一种三维电阻转换存储芯片制造工艺。
技术介绍
随着半导体技术的发展，器件尺寸进入纳米尺度，集成密度也越来越高，特征尺寸 的极限以及高密度的要求使得半导体器件立体堆叠的三维集成电路成为必然的发展趋势。 三维电路不仅能够大大提高集成度，还能显著降低互连的RC延迟，提高电路速度。存储器是集成电路最主要的应用领域之一。由于市场需求的迅速发展，相变存储 器、电阻随机存储器等电阻转换存储器成为当前研究的热点，它们将是下一代非易失性半 导体存储器的最佳候选。随着存储容量的不断加大和存储单元的不断缩小，对芯片集成度 提出了更高的要求。同时，传统平面结构的存储器因为受到尺寸不断缩小的限制、以及其相 对复杂的结构而逐渐不符合集成电路高密度高集成度的趋势，新的立体结构存储单元逐渐 成为研究热点，立体结构可以使存储器的存储单元密度成倍提升，垂直结构的互连也可以 有效降低RC延迟，提高芯片工作速度。另外，选用合适的堆叠层数，器件的单位成本也会得 到显著降低。三维立体结构电阻转换存储器的工艺过程存在一些挑战。首先需要确保外围电路 和原有平面存储结构性能不退化，这就需要后续工艺温度不能超过40(TC ；其次是多层堆叠 需要考虑到下层电阻转换材料的稳定性问题，例如常用相变材料GeSbTe (GST)在高温下不 稳定且容易挥发；第三要保证足够的键合强度。因此，三维存储器的实现过程中，工艺温度 将是最大的限制，同时要采用简单的方法以最大限度降低工艺复杂程度。在确保可靠性的 基础上最大限度的降低工艺温度，才能有效保证外围电路性能不退化以及相变材料的稳定 性。而传统的Si片键合需要上千度高温退火才能获得需要的键合强度，因此，难以符合制 作三维立体结构电阻转换存储器的要求。因此，如何制备出性能可靠的三维立体结构电阻转换存储器，已成为本领域技术 人员亟待解决的课题。
技术实现思路
本专利技术所要解决的技术问题是提供一种采用低温等离子体活化键合和机械减薄 +化学腐蚀自停止的单晶硅薄膜转移技术，实现高速高密度三维立体结构电阻转换存储芯 片的制备。为解决上述技术问题，本专利技术采用以下技术方案本专利技术提出了一种三维立体结构电阻转换存储芯片，包括至少一层存储器结构 层，其中，每一层存储器结构层包括包含有字线或位线的半导体基片；处于所述半导体基 片表面的选通管-电阻结构的存储单元阵列，其中，所述存储单元阵列包括用作选通管的 薄膜材料层、和包含有导电层、电阻转换材料层、及导电介质阻挡层在内的多层材料层；以及处于所述存储单元阵列表面的位线或字线层。其中，所述三维立体结构电阻转换存储芯片包含的存储器结构层不超过12层。本专利技术的三维立体结构电阻转换存储芯片的制备方法包括步骤1)在包含埋氧 层的SOI片表面形成用作选通管的薄膜材料层；幻基于低温等离子体活化键合技术将一包 含字线或位线的半导体基片与包含所述薄膜材料层的SOI片键合；3)将键合后的结构在 400°C以下低温进行退火处理，以加强键合强度；4)将退火处理后的结构的半导体基底表 面形成保护层后，再利用SOI片的埋氧层作为腐蚀停止层，使用先机械减薄再腐蚀的方式 在100°C以下实现所述薄膜材料层的转移；5)将已实现所述薄膜材料层转移的结构的表面 进行平坦化处理后，在所述薄膜材料层比表面形成包含导电层、电阻转换材料层、及导电介 质阻挡层在内的多层材料层；6)将具有多层材料层的结构进行图形化光刻和刻蚀，以形成 选通管-电阻结构的存储单元阵列；以及7)在所述存储单元阵列表面进行位线或字线的制 作，以形成一层垂直结构的选通管-电阻结构存储单元阵列。其中，所述的三维电阻转换存储芯片的制备方法还包括在所形成的垂直结构的 选通管-电阻结构存储单元阵列表面依序重复步骤1)至7)，以获得至少两层垂直结构的选 通管-电阻结构存储单元阵列。较佳的，所形成的垂直结构的选通管-电阻结构存储单元 阵列层数不超过12层。其中，所述步骤1)中，形成所述薄膜材料层的方式可包括掺杂外延、杂质热扩散 或者离子注入杂质；所述步骤1)还可包括杂质激活步骤等；所形成的选通管可以为PN结二极管或肖特基二极管等。其中，所述半导体基片可以为包含外围电路的基片，或者为包含外围电路和平面 存储结构的基片；所述平面存储结构可以为随机存储器的结构其中，步骤幻可以包括步骤(1)对所述半导体基片与包含所述薄膜材料层的SOI 片进行清洗；(2)将清洗后半导体基片和SOI片表面进行低温等离子体活化处理；和(3)将 活化处理后的结构使用兆声去离子水清洗和甩干；活化处理所用的等离子体可以是产生自 N2气、Ar气、O2气、或H和He的混合气体，活化气压在0. Imbar到Imbar之间，活化功率在 IOff到200W之间。其中，所述步骤3)中，所使用的温度范围在100°C到400°C之间，退火时间在10分 钟到12小时之间。其中，所述步骤4)中形成的保护层的材料可以为Si3N4层或者S^2 ；所述步骤4) 可以包括步骤(1)在形成保护层后，使用机械减薄法去除所述SOI片的大部分体硅层；(2) 以埋氧层为作为腐蚀停止层，采用化学腐蚀法将残余的体硅去除以露出埋氧层；和(3)使 用稀释的氢氟酸溶液或者氟化铵腐蚀液去除埋氧层，以露出所述薄膜材料层；所述化学腐 蚀法可以为湿法腐蚀，腐蚀液选用四甲基氢氧化氨(TMAH)或者30%-70%的KOH溶液，腐 蚀温度在30°C -80°C之间。其中，所述导电层为单层或多层结构，各层的材料可以为W、Ti、TiN、或者W、Ti、及 TiN的合金；所述电阻转换材料可以为相变存储材料、电阻随机存储材料、铁电存储材料以 及Sb基电阻转换存储材料中的一种或多种；所述导电介质阻挡层为一层或多层结构，各层 的材料可以为W、Ti、TiN、或者W、Ti、及TiN的合金。其中，在所述步骤6)中，对导电介质阻挡层、电阻转换材料层、导电层以及选通管材料层可同时刻蚀，实现自对准工艺；所述存储单元的尺寸为80nm到0. 25μπι之间。其中，在步骤7)的位线或字线的制作中，采用的绝缘材料可以为Si02、BPSG、 Si3N4、或者低k介质材料，形成的绝缘绝缘介质层厚度在IOOnm到2 μ m之间；制作位线或字 线为单层或多层结构，各层的材料可以为重掺杂半导体材料、半导体金属合金、Ti、W、Cu、 Al、或者Ti、W、Cu、及Al的合金。本专利技术的有益效果在于本专利技术提出的多层堆叠的电阻转换存储器的制造方法， 不仅能够使工艺与电阻转换存储器工艺兼容，而且通过可靠键合面积的增强，使键合后的 器件结构具有良好的可靠性和较少的缺陷，有望在多层堆叠中获得大规模的应用。附图说明图1(a)至图l(i)为本专利技术的三维电阻转换存储芯片的制备方法制备一层电阻转 换存储单元阵列的流程图；图2(a)至图2(h)为本专利技术的三维电阻转换存储芯片的制备方法制备二层电阻转 换存储单元阵列的流程图；图3为本专利技术的三维电阻转换存储芯片的制备方法制备的二层电阻转换存储单 元阵列示意图；所有示意图均为了说明制造工艺，其中所画的尺寸和比例并非实际的尺寸和比 例。具体实施例方式本专利技术的三维电阻转换存储芯片包括至少一层电阻转换存储单元阵列结构，其 本文档来自技高网...

【技术保护点】
一种三维电阻转换存储芯片的制备方法，其特征在于，包括以下步骤：１）在包含埋氧层的ＳＯＩ片表面形成用作选通管的薄膜材料层；２）基于低温等离子体活化键合技术将一包含字线或位线的半导体基片与包含所述薄膜材料层的ＳＯＩ片键合；３）将键合后的结构在４００℃以下低温进行退火处理，以加强键合强度；４）将退火处理后的结构的半导体基底表面形成保护层后，再利用ＳＯＩ片的埋氧层作为腐蚀停止层，使用先机械减薄再腐蚀的方式在１００℃以下实现所述薄膜材料层的转移；５）将已实现所述薄膜材料层转移的结构的表面进行平坦化处理后，在所述薄膜材料层表面形成包含导电层、电阻转换材料层、及导电介质阻挡层在内的多层材料层；６）将具有多层材料层的结构进行图形化光刻和刻蚀，以形成选通管－电阻结构的存储单元阵列；７）在所述存储单元阵列表面进行位线或字线的制作，以形成一层垂直结构的选通管－电阻结构存储单元阵列。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘旭焱，张挺，刘卫丽，宋志棠，杜小峰，顾怡峰，成岩，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：31[中国|上海]