芯片上的接口电路中的输出驱动电阻制造技术

本实用新型专利技术提供一种芯片上的接口电路中的输出驱动电阻，其包括：若干个电阻单元，每个电阻单元包括串联于电源端和输出端或者接地端和输出端之间的一个电阻和若干个并联的MOS晶体管，每个MOS晶体管的栅极与对应的一控制信号相连，通过对应的控制信号能够控制相应的MOS晶体管的导通或关断，通过所述控制信号来调整每个电阻单元中的导通的MOS晶体管的数目以使得该电阻单元的电阻值为预定电阻值。与现有技术相比，本实用新型专利技术通过将若干个CMOS管并联后再与电阻串联，以形成驱动电阻单元，驱动电阻单元根据实际工作需要配置成不同的输出驱动电阻，这样，可以在保证输出驱动电阻大小要求及阻值线性度要求的前提下，大幅减小其所占用的芯片面积，节省成本。

【技术实现步骤摘要】
【专利说明】
本技术涉及接口设计
，特别涉及一种可节省芯片面积的芯片上的接口电路中的输出驱动电阻。【
技术介绍
】DDR(DoubIe Data Rate，双倍数据速率)技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此，DDR接口广泛用于芯片之间的互连，如ASIC(Applicat1n Specific Integrated Circuit，专用集成电路)和SDRAM (Synchronous Dynamic Random Access Memory，同步动态随机存储器)之间的接口。随着工作速度的提高，现有的很多DDR接口(例如，DDR2/DDR3/LPDDR2/LPDDR3接口等)不但对输出驱动电阻的大小有要求，而且对输出驱动电阻的线性度也有比较严格的要求，其要求阻值在输出电压从O至电源电压的变化过程始终保持在一定范围内(比如，+/_10% ) ο但由于CMOS (Complementary Metal Oxide Semiconductor)管本身的局限，通常需要CMOS管串联电阻做成小单元来改善电阻的线性度，然后通过进一步调整小单元的数量来达到所要求的电阻的大小，例如，由CMOS管串联电阻作成小电阻单元，小单元根据工艺、温度及电压的变化调整出一个240欧姆的大电阻单元，大电阻单元根据实际工作需要配置成34.4，40，48欧姆等不同的输出驱动电阻。如此设置将导致小单元数量众多，从而造成CMOS管及电阻所占芯片面积过大，不利于芯片小型化。因此，有必要提供一种改进的技术方案来解决上述问题。【【
技术实现思路
】】本技术的目的在于提供一种芯片上的接口电路中的输出驱动电阻，其可以在保证输出驱动电阻大小要求及阻值线性度要求的前提下，大幅减小所占用的芯片面积，节省成本。为了解决上述问题，本技术提供一种芯片上的接口电路中的输出驱动电阻，其包括:若干个电阻单元，每个电阻单元包括串联于电源端和输出端或者接地端和输出端之间的一个电阻和若干个并联的MOS晶体管，每个MOS晶体管的栅极与对应的一控制信号相连，通过对应的控制信号能够控制相应的MOS晶体管的导通或关断，通过所述控制信号来调整每个电阻单元中的导通的MOS晶体管的数目以使得该电阻单元的电阻值为预定电阻值。进一步的，所述MOS晶体管为PMOS晶体管，所述电阻和若干并联的PMOS晶体管串联于电源端和输出端之间。进一步的，每个PMOS晶体管的源极均与电源端相连，每个PMOS晶体管的漏极均与所述电阻的一端相连，所述电阻的另一端与输出端相连。进一步的，每个PMOS晶体管的漏极均与输出端相连，每个PMOS晶体管的源极均与所述电阻的一端相连，所述电阻的另一端与电源端相连。进一步的，所述预定电阻值为240欧姆。进一步的，所述MOS晶体管为NMOS晶体管，所述电阻和若干并联的NMOS晶体管串联于接地端和输出端之间。进一步的，每个NMOS晶体管的源极均与接地端相连，每个NMOS晶体管的漏极均与所述电阻的一端相连，所述电阻的另一端与输出端VO相连。进一步的，每个NMOS晶体管的漏极均与输出端VO相连，每个NMOS晶体管的源极均与所述电阻的一端相连，所述电阻的另一端与接地端相连。进一步的，所述接口电路为DDR接口。进一步的，所述电阻单元的电阻值等于并联的导通的MOS管的阻值与所述电阻的阻值的和。与现有技术相比，本技术通过将若干个CMOS管并联后再与电阻串联，以形成驱动电阻单元，驱动电阻单元根据实际工作需要配置成不同的输出驱动电阻，这样，可以在保证输出驱动电阻大小要求及阻值线性度要求的前提下，大幅减小其所占用的芯片面积，节省成本。【【附图说明】】为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:图1a为本技术在一个实施例中的上拉输出驱动电阻的模块示意图；图1b为本技术在一个实施例中的下拉输出驱动电阻的模块示意图；图2为本技术的上拉电阻单元在一个实施例中的电路示意图；图3为本技术的上拉电阻单元在另一个实施例中的电路示意图；图4为本技术的下拉电阻单元在一个实施例中的电路示意图；图5为本技术的下拉电阻单元在另一个实施例中的电路示意图。【【具体实施方式】】为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本技术作进一步详细的说明。此处所称的“一个实施例”或“实施例”是指可包含于本技术至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。请参考图1a所示，其为本技术在一个实施例中的上拉输出驱动电阻110的模块示意图。请参考图1b所示，其为本技术在一个实施例中的下拉输出驱动电阻120的丰旲块不意图。如图1a所示，所述上拉输出驱动电阻110连接于电源端VIN和输出端(或接口端)VO之间。如图1b所示，所述下拉输出驱动电阻120连接于输出端VO和接地端GND之间。首先介绍上拉输出驱动电阻110的电路结构。所述上拉输出驱动电阻110包括若干上拉电阻单元(未示出)，通过组合配置所述上拉电阻单元可得到需要的上拉输出驱动电阻阻值。请参考图2所示，其为本技术的上拉电阻单元在一个实施例中的电路示意图。该上拉电阻单元包括串联于电源端VIN和输出端VO之间的第一电阻Rl和M个并联的PMOS (P-channel Metal Oxide Semiconductor)晶体管，每个PMOS晶体管的栅极均与对应的一个控制信号COl相连，通过对应的控制信号COl可以控制M个PMOS晶体管的导通或者关断，其中M为大于I的自然数。在图2所示的实施例中，所述M个PMOS晶体管分别为PMOS晶体管MPpMP2、……、MPm+MPm。M个PMOS晶体管的源极均与电源端VIN相连，M个PMOS晶体管的漏极均与所述第一电阻Rl的一端相连，所述第一电阻Rl的另一端与输出端VO相连。假设图2所示的上拉电阻单元的预定阻值为240欧姆，则第一电阻Rl的阻值可以小于240欧姆(比如为120欧姆)，通过对应的控制信号COl调整上拉电阻单元中的导通的当前第1页1 2 本文档来自技高网...

【技术保护点】
一种芯片上的接口电路中的输出驱动电阻，其特征在于，其包括：若干个电阻单元，每个电阻单元包括串联于电源端和输出端或者接地端和输出端之间的一个电阻和若干个并联的MOS晶体管，每个MOS晶体管的栅极与对应的一控制信号相连，通过对应的控制信号能够控制相应的MOS晶体管的导通或关断，通过所述控制信号来调整每个电阻单元中的导通的MOS晶体管的数目以使得该电阻单元的电阻值为预定电阻值。

【技术特征摘要】

【专利技术属性】
技术研发人员：孔亮，彭进忠，王强，戴颉，李耿民，职春星，
申请(专利权)人：灿芯半导体上海有限公司，
类型：新型
国别省市：上海;31