用于为集成电路设计形成基于扫描的测试设计的系统技术方案

粗略地说，根据所考虑的电路设计来优化基于扫描的测试架构。在一个实施例中，形成多个候选测试设计。对于每一个候选测试设计来说，根据电路设计和候选测试设计而生成多个测试矢量，并且这些测试矢量优选是使用同一ＡＴＰＧ算法生成的，其中所述算法会在下游使用，以便生成用于制造集成电路器件的最终测试矢量。在这里为每一个候选测试设计都确定了故障覆盖率之类的测试协议质量量度，并且根据对这些测试协议质量量度所进行的比较来选择其中一个候选测试设计，以便在集成电路器件中加以实施。优选地，只有能被ＡＴＰＧ生成的完整测试矢量集合中的采样才被用于确定每一个特定候选测试设计所要发现的潜在故障的数量。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

用于为集成电路设计形成基于扫描的测试设计的系统技 术领域本技术涉及用于集成电路的扫描链测试架构，尤其涉及的是依赖于电路设计 的测试架构的优化。
技术介绍
更大和更复杂的集成电路(IC)逻辑设计导致需要更复杂的测试来确保这些IC具 有可靠的性能。该测试可以代表关于IC的设计、制造和服务成本的重要部分。在一个简单 的模型中，关于IC的测试可以包括将多个测试模式应用于电路输入端，并且通过监视其输 出来检测故障的发生。故障覆盖率指的是测试模式检测潜在故障范围中的每个故障的效 能。因此，如果有一组模式能够基本上检测出每个潜在故障，则可以实现接近于100%的故 障覆盖率。为了促成更好的故障覆盖率以及将测试成本减至最小，人们使用DFT(设计测 试)。在一种DFT技术中，可以使用逻辑设计中的结构。特别地，在IC中实施的逻辑设计通 常包括多个状态寄存器，例如触发器或锁存器之类的顺序存储元件。这些状态寄存器可以 连接成具有计算得到的长度的扫描链，其中所述长度会依照设计而改变。在一个实施例中， 设计中的所有状态寄存器是可以扫描的，也就是说，每一个状态寄存器都处于扫描链中。扫 描链中的状态寄存器通常也被称为扫描单元。在DFT中，每个扫描链都包含了在扫描模式 中充当控制和观察节点的扫描输入引脚(在这里也被称为扫描输入端)以及扫描输出引 脚。扫描链是通过对经由扫描单元的预定逻辑信号定时而被加载测试模式的。因此， 如果每个扫描链包括500个扫描单元，则使用500个时钟周期来完成加载过程。应该指出 的是，为了简单起见，这里描述的某些实施例具有长度相等的扫描链。但在实际实施例中， DFT会尝试创建这个目标，但却很少能实现该目标。因此，在实际实施例中，软件可以补偿不 同的扫描链长度，从而确保对来自每个测试模式的输出进行相应的识别和分析。对本领域 技术人员来说，这种方法是已知的，因此在这里不对其进行详细说明。通常，设计越是复杂，设计中包含的触发器也就越多。不幸的是，设计中可以用作 扫描链的终端的输入和输出相对较少，每个扫描链的触发器的数量急剧增加。结果，操作扫 描链所需要的时间将会急剧增加，在这里将这个时间称为测试应用时间。图1示出的是用于顺序电路的典型逻辑设计中的相关部分。该设计包括组合逻辑 110以及多个状态寄存器112-0、112-1、112-2和112-3 (统称为112)。这里使用的术语“组 合逻辑”包括直接连接，因此，经由组合逻辑110的逻辑路径可以包括某些仅仅是线路的路 径，而不会对其传送的逻辑信号进行中间变更。在图1中只显示了四个状态寄存器，但是很 多设计都具有数千或数百万个状态寄存器。在这里为组合逻辑110提供了多个初级逻辑输 入PI0、PI1以及PI2以及多个状态寄存器输出Q0、Q1、Q2和Q3。组合逻辑110的输出包括 初级输出P00、P01和P02，以及提供给状态寄存器112的下一状态输入D0、D1、D2和D3。虽 然图1的示例通常没有指示组件在集成电路芯片上的物理位置，但是所有同步电路设计都可以采用所示方式来绘制。图1的示例还将状态寄存器112组织成了两个扫描链114-0和114_1(统称为 114)。扫描链114-0包括状态寄存器112-0和112-1，而扫描链114-1则包括状态寄存器 112-2和112-3。可以看出，在扫描链114-0中，状态寄存器112-0具有与扫描链114-0的 扫描输入SlO相连的独立扫描输入，并且状态寄存器112-1具有与状态寄存器112-0的输 出QO相连的独立扫描输入。除了与组合逻辑110相连之外，状态寄存器112-1的输出Ql还被提供给了扫描链114-0的扫描输出S00。同样可以看出的是，在扫描链114-1中，状态 寄存器112-2具有与扫描链114-1的扫描输入SIl相连的独立扫描输入，并且状态寄存器 112-3具有与状态寄存器112-2的输出Q2相连的独立扫描输入。除了与组合逻辑110相连 之外，状态寄存器112-3的输出Q3还被提供给扫描链114-1的扫描输出S01。通常，在每个 扫描链中都包含了两个以上的状态寄存器，但是为使示例简单，在图1的每个扫描链中都 只显示了两个状态寄存器。器件被设计成可选地在两种模式中的任一模式中工作，并且这两种模式有时也被 称为工作模式和扫描模式。在工作模式中，用于状态寄存器112的下一状态数据是从组合 逻辑110的输出D0-D3获得的。在该模式中，扫描链是不激活的。在扫描模式中，状态寄存 器112的下一状态数据是从相应状态寄存器的扫描输入获取的。图2是图1设计中的某一部分的另一个视图，其中该视图包含了两个状态寄存器 112-0和112-1，以及组合逻辑110的一部分。可以看出，在每一个状态寄存器112内部的 触发器223的D输入端都插入了复用器222，以便在来自组合组合逻辑110的相应D输入 与来自SIO或来自扫描链中的在先状态寄存器112的扫描输入之间进行选择。在图2中， 从扫描链中在先元件的相应输出到复用器222输入的连接以及到SIO和SOO之类的扫描输 入和输出引脚的连接合在一起被指定为224。通过使用SCan_mode(即控制)信号，复用器 222可以被配置成允许将扫描输入值移入触发器223，而不经过组合逻辑110。如果器件处 于工作模式，则施加于触发器223的时钟(CLK)端子的脉冲将会获取从组合逻辑110输出 的值，如果器件处于扫描模式，那么该脉冲会将来自扫描输入SIO的值移入扫描链。在其将 来自扫描输入SIO的值移入扫描链的同时，它还经由扫描输出SOO移出目前处于状态寄存 器112中的值。关于“实施”扫描链的处理的一部分包括将D触发器223之类的电路设计中 的寄存器替换成类似于扫描寄存器112的寄存器/复用器组合，并且添加扫描链互连224。图3示出的是一个用于为特定被测器件处理单个扫描测试模式的标准流程300。 在流程300中，步骤310将器件设置为扫描模式。步骤302将扫描输入值移入激活的扫描 链。步骤303退出扫描模式，由此将器件返回到工作模式。步骤304将附加激励应用于测试 电路输入PIO PI2。如这里使用的，激励同时包含了应用于初级输入PIO PI2的值以及 移入到扫描链中的值。在这里，用于特定测试迭代的激励有时也被称为测试模式或测试矢 量。步骤305通过对时钟施以脉动(pulse)来获取状态寄存器112中被测器件的响应。步 骤306将器件再次设置成扫描模式，并且步骤307将扫描输出值从激活的扫描链移出。步 骤308再次将器件设置成工作模式。器件对测试激励作出的响应由外部设备进行处理，以 便检测被测器件的故障，该响应可以包括步骤307中扫描输出的值以及在初级输出POO P02上监视的值。很明显，步骤301、303 306以及308只在测试器上耗费了一个时钟周期。但是，诸如步骤302和307之类的每个移动操作都会耗费与最长扫描链一样多的时钟周期。在复 杂的设计中有可能包含超过百万个的触发器。如果只能提供10个扫描链，那么每个扫描链 将会具 有100，000(1, 000, 000/10)个触发器，由此需要100，000个时钟周期来处理单个扫 描测试模式。因此，无论通过相邻测试模式的重叠扫描操本文档来自技高网...

【技术保护点】
一种用于为集成电路设计形成基于扫描的测试设计的系统，包括：形成装置，用于为电路设计形成多个候选测试设计，其中包括生成装置，用于根据电路设计来生成多个测试矢量；生成装置，用于为每一个候选测试设计生成一个测试协议品质因数；以及选择装置，用于根据对为每一个候选测试设计生成的测试协议品质因数的比较来选择其中一个候选测试设计，以便在集成电路器件中实施，其中用于生成多个测试矢量的生成装置使用了预定的自动测试模式生成算法，以及其中用于为每一个候选测试设计生成测试协议品质因数的生成装置包括确定装置，用于仅使用如果预定的自动测试模式生成算法运行至结束将会生成的测试矢量的采样来确定用于每一个特定的候选测试设计的测试协议品质因数。

【技术特征摘要】
US 2008-10-9 12/248,7101.一种用于为集成电路设计形成基于扫描的测试设计的系统，包括形成装置，用于为电路设计形成多个候选测试设计，其中包括生成装置，用于根据电路 设计来生成多个测试矢量；生成装置，用于为每一个候选测试设计生成一个测试协议品质因数；以及选择装置，用于根据对为每一个候选测试设计生成的测试协议品质因数的比较来选择 其中一个候选测试设计，以便在集成电路器件中实施，其中用于生成多个测试矢量的生成装置使用了预定的自动测试模式生成算法，以及其中用于为每一个候选测试设计生成测试协议品质因数的生成装置包括确定装 置，用于仅使用如果预定的自动测试模式生成算法运行至结束将会生成的测试矢量的采样 来确定用于每一个特定的候选测试设计的测试协议品质因数。2.根据权利要求1的系统，其中所述多个候选测试设计包括电路设计的状态寄存器到 扫描链的不同排列。3.根据权利要求1的系统，其中所述多个候选测试设计包括将器件扫描输入引脚互连 到扫描链输入的不同解压缩电路。4.根据权利要求1的系统，其中所述多个候选测试设计包括将扫描链输出互连到器件 扫描输出引脚的不同压缩电路。5.根据权利要求1的系统，其中所述多个候选测试设计包括用于控制该自动测试模式 生成算法操作的不同配置参数值。6.根据权利要求1的系统，还包括并入装置用于将电路设计以及至少扫描链排列和解 压缩器排列并入到组合设计中，其中所述扫描链排列和解压缩器排列来自在选择装置中选 择的候选测试设计；以及运行装置，用于根据组合设计来将所述预定的自动测试模式生成算法运行至结束。7.根据权利要求1的系统，还包括运行装置，用于根据在选择装置中选择的候选测试 设计，将预定的自动测试模式生成算法运行至结束。8.根据权利要求7的系统，其中用于运行预定的自动测试模式生成算法至结束的运行 装置生成多个测试矢量，还包括提供装置，用于向集成电路测试设备提供多个测试矢量...

【专利技术属性】
技术研发人员：R卡普尔，J塞基阿，R宇普鲁里，P诺蒂雅斯，T费尔南德斯，S库尔卡尔尼，A安巴兰，
申请(专利权)人：新思科技有限公司，
类型：实用新型
国别省市：US[美国]