数字图像缩放集成电路的设计方法技术

一种数字图像缩放集成电路的设计方法，属于集成电路技术。包括以下步骤：由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出ＲＧＢ值按照场缩放系数进行场缩放变换，场缩放系数ｖｃｏｅｆ由累加器在每行开始时ｖｃｏｅｆ［５：０］加上场步长产生；再将经场缩放的ＲＧＢ值按照行缩放系数进行行缩放变换，行缩放系数ｈｃｏｅｆ同样由累加器在每个时钟上升沿ｈｃｏｅｆ［５：０］加上行步长产生；读地址由行、场系数的高位，ｈｃｏｅｆ［７：６］和ｖｃｏｅｆ［７：６］累加得到；最后输出目标ＲＧＢ值。它结构简单，能在单一的电路中同时实现向上缩放和向下缩放两种功能，大大减少了芯片所需的门数和面积，降低了成本。它可广泛应用于各类平板显示器图像制式转化的电路中。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于集成电路设计制造
，更具体地说涉及的改进。
技术介绍
已有的用于各类平板显示器的图像制式转化电路均较复杂，向上缩放功能(图像由低清晰度格式向高清晰度格式转化)和向下缩放功能(图像由低清晰度格式向高清晰度格式转化)往往由不同的电路实现。究其原因，是因为没有结构简单，控制巧妙的数字图像缩放集成电路。本专利技术的目的，就在于解决上述问题，提供一种结构简单、控制方便的。使得向上缩放功能和向下缩放功能可以由单一电路实现，从而大大降低了成本。
技术实现思路
为了达到上述目的，本专利技术包括以下步骤由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出RGB值按照场缩放系数进行场缩放变换，其中场缩放系数vcoef由步长累加器在每行开始时vcoef加上场步长产生；再将经场缩放的RGB值按照相应地址的行缩放系数作行缩放变换，其中行缩放系数hcoef同样由步长累加器在每个时钟上升沿hcoeF加上行步长产生；最后输出正确的目标RGB值。图像向上缩放，即“按比例放大”时，目标图像像素空间格点分布较源图像密，相邻格点的距离即“步长”短些。与此相反，图像向下缩放，即“按比例缩小”时，目标图像像素空间格点分布较源图像稀，相邻格点的距离即“步长”长些。无论“按比例放大”还是“按比例缩小”，新产生的像素都可以由相邻四个源像素点乘以权重系数再求和而得到。设相邻两个源像素点之间(水平或垂直方向)单位距离为64。源像素点与目标像素点距离水平方向为x，垂直方向为y(其中x、y在0～64范围内取值)。对于线性插补方法，某源像素点的权重系数如下所示coef＝(64-x)(64-y) (1)采用垂直方向，水平方向依此作缩放运算的方法。则水平方向，垂直方向的缩放系数分别为hcoef＝(64-x)(2)vcoef＝(64-y)其中，hcoef是行方向(即水平方向)的缩放系数，vcoef是场方向(垂直方向)的缩放系数。如采用邻位复制的缩放方法，则当x，y都小于32时，系数为64，其余为零。目标像素空间的相邻像素距离即步长可由下式得到 对于向上缩放，由于源行有效点数(或源场有效行数)比目标行有效点数(或目标场有效行数)大，行步长(场步长)在0～64之间取值；相反对于向下缩放，由于源行有效点数(或源场有效行数)比目标行有效点数(或目标场有效行数)小，行步长(场步长)在64～128之间取值。整个设计框架是数据到达时，首先依次存入编号为0、1、2、3的存储器中缓存。然后由相邻两行相同水平位置取出4点相邻的R、G、B灰度值。先经过场缩放，再经过行缩放。设S(i，j)为源图像第i行、第i列的RGB灰度值，D(n，m)是目标图像的第n行、第m列的RGB灰度值，经场缩放变换后，其值为Dv(n，m)，经行缩放变换后，其RGB值为Dh(n，m)。它们之间的关系可由下式给出Dv(n，m)＝(S(i，j)vcoef(n)+S(i+1，j)vcoef(n+1))/64Dv(n，m+1)＝(S(i，j+1)vcoef(n)+S(i+1，j+1)vcoef(n+1))/64(4)Dh(n，m)＝(Dv(n，m)hcoef(m)+Dv(n，m+1)hcoef(m+1))/64D(n，m)＝Dh(n，m)其中，64*i+x＝λvn(5)64*j+y＝λhm第(5)式目标图像素位置与源图像素位置对应关系。i，j是λvn，λhm除以64所得的商的整数部分，x、y是对应的余数部分。根据上式，可在存储器与目标像素行列位置相对应的地址取出RGB值进行缩放变换，从而产生正确的RGB值。具体的电路是由一读写控制模块选择行存储器并产生读写地址。实际的电路可用一步长累加器(系数发生器)代替上式中的乘法。在每行开始时，对行系数发生器清零，在每场开始时对场系数发生器清零。对于行系数发生器，在每个时钟上升沿hcoef加上行步长得到新的hcoef；对于vcoef，在每行开始时，vcoef加场步长得到新的vcoef。模64的余数hcoef和vcoef对应于上式的缩放权重，x，y。hcoef，vcoef的更高位，hcoef、vcoef用来控制行存储器的地址。用两位宽的场地址累加器在每行开始时加上vcoef所得的值就是行存储器对应编号i。再用十一位位宽的行地址累积器在每个时钟沿加上hcoef就得到所对应的存储器地址i。对于向上缩放，hcoef、vcoef只可能为0或1；对于向下缩放，hcoef、vcoef只可能为1或2。本专利技术的目的就是这样实现的。本专利技术提供了一种结构简单、控制方便的。使得无论向上缩放还是向下缩放都能由同一套电路自动实现，而无须区分，降低了芯片的复杂度和成本。它可广泛用于各类平板显示器图像制式转化的电路中。附图说明图1为本专利技术的设计原理方框图。图2为源图像比目标图像的清晰度低的示意图。图3为源图像比目标图像清晰度高的示意图。图1所示，本专利技术包括以下步骤由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出RGB值按照场缩放系数进行场缩放变换；再将经场缩放的RGB值按照对应的行缩放系数进行行缩放变换；最后输出正确的目标RGB值。缩放系数由系数发生器产生，由行，场步长累积分别得到行，场缩放系数。图2所示，源图像比目标图像的清晰度低。图中用实心圆点表示源图像像素空间格点，用十字叉表示目标图像像素空间格点。图3所示，源图像比目标图像的清晰度高。图中用实心圆点表示源图像像素空间格点，用十字叉表示目标图像像素空间格点。具体实施例方式实施例1.一种。包括以下步骤由一读写控制模块产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出RGB值按照场缩放系数进行场缩放变换，场缩放系数vcoef由累加器在每行开始时vcoef加上场步长产生；再将经场缩放的RGB值按照对应行缩放系数进行行缩放变化。行缩放系数hcoef同样由累加器在每个时钟上升沿hcoef加上行步长产生；读地址也是由一累积器在每个时钟上升沿加上hcoef得到。最后输出目标RGB值。实施例1结构简单，控制巧妙，缩放系数和存储器地址产生简单巧妙，能由同一电路自动实现向上缩放功能和向下缩放功能，大大降低了芯片的复杂度和成本。它可广泛用于各类平板显示图像制式转化的电路中。权利要求1.一种，其特征在于包括以下步骤由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出RGB值按照场缩放系数进行场缩放变换，其中场缩放系数vcoef由步长累加器在每行开始时vcoef加上场步长产生；再在将经场缩放的RGB值按照对应行缩放系数进行行缩放变换，其中行缩放系数hcoef同样由步长累加器在每个时钟上升沿hcoef加上行步长产生；读地址的产生也是由累加器不断将系数的高位vcoef和hcoef分别累加而得到对应行存储器编号和行地址，最后输出正确的目标RGB值。全文摘要一种，属于集成电路技术。包括以下步骤由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出RGB值按照场缩放系数进行场缩放变换，场缩放系数vcoef由累加器在每行开始时vcoef加上场步长产生；再将经场缩放的RGB值本文档来自技高网...

【技术保护点】
一种数字图像缩放集成电路的设计方法，其特征在于包括以下步骤：由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出ＲＧＢ值按照场缩放系数进行场缩放变换，其中场缩放系数ｖｃｏｅｆ由步长累加器在每行开始时ｖｃｏｅｆ［５∶０］加上场步长产生；再在将经场缩放的ＲＧＢ值按照对应行缩放系数进行行缩放变换，其中行缩放系数ｈｃｏｅｆ同样由步长累加器在每个时钟上升沿ｈｃｏｅｆ［５∶０］加上行步长产生；读地址的产生也是由累加器不断将系数的高位：ｖｃｏｅｆ［７∶６］和ｈｃｏｅｆ［７∶６］分别累加而得到对应行存储器编号和行地址，最后输出正确的目标ＲＧＢ值。

【技术特征摘要】

【专利技术属性】
技术研发人员：何云鹏，战嘉瑾，丁勇，刘志恒，陈永强，缪建兵，
申请(专利权)人：海信集团有限公司，
类型：发明
国别省市：95[中国|青岛]