非易失性静态随机存取存储器元件制造技术

非易失性静态随机存取存储器元件包含一易失性电路和一非易失性电路。在电源持续供应的一般操作环境下，易失性电路能提供高速数据读取；在外部电源因故中断和重新恢复的期间，非易失性电路利用一反向电路和一非易失性可抹除可编程存储器电路来提供数据备份，因此能保存先前易失性电路内存的数据。

【技术实现步骤摘要】

本专利技术相关于一种非易失性静态随机存取存储器(non-volatile staticrandom access memory, NVSRAM)元件，尤指一种利用反向电路和非易失性可抹除可编程存储器 (non-volatile erasable programmable memory,NVEPM)电路来提供数据备份的NVSRAM元 件。
技术介绍
计算机系统中主要使用两种类型的存储器易失性(volatile)存储器和非易 失性(non-volatile)存储器。非易失性存储器包含各种常见的只读存储器(read-only memory, ROM),例如可抹除可编禾呈只读存储器(erasableprogrammabIe read-only memory, EPR0M)，电性可抹除可编程只读存储器(electrically erasable programmable read-only memory EEPR0M)或是快闪只读存储器(flash read-only memory)等，其不需要外部电 源即可维持内存数据。易失性存储器主要包含动态随机存取存储器(dynamic random accessmemory，DRAM)和静态随机存取存储器(static random access memory, SRAM)，其数 据读取速度较非易失性存储器为快，因此广泛地应用在数据处理时的暂存应用。然而，易失 性存储器需要接收外部电源(例如通过持续接收数据更新电流)才能维持内存数据。若外 部电源因故中断，易失性存储器会遗失其内存数据。在计算机系统中，非易失性存储器需在「程序」(program)和「清除」(erase)运作 之间周期性地切换，因此会缩短使用寿命。同时，非易失性存储器的数据读取速度较慢，如 此会降低计算机系统的运算速度。相较之下，SDRAM具有高数据读取速度和较长使用寿命， 适合应用在计算机中的基本输入输出系统(BIOS)。然而，由于SDRAM为易失性存储器，若外 部供电产生状况，数据会有遗失之虞。因此，如何针对可能发生的断电状况提供数据备份， 对计算机程序设计而言是相当重要的课题。
技术实现思路
本专利技术提供一种非易失性静态随机存取存储器元件，其包含以阵列方式设置的多 个存储单元。每一存储单元包含一易失性电路，用来在接收到一外部电源时，于一数据真值 端点和一数据补码端点储存一位数据；以及一非易失性电路，用来在该外部电源从该易失 性电路移除时保存该位数据。该非易失性电路包含一反向电路和一非易失性可抹除可编程 存储器电路。该反向电路包含一输入端，耦接于该数据补码端点；以及一输出端，耦接于该 数据真值端点。该非易失性可抹除可编程存储器电路包含一可编程晶体管，用来在该外部 电源供应中断时储存该数据补码端点的数据；一储存晶体管，用来在该外部电源供应状态 发生变化时，将该可编程晶体管电性连接至该数据补码端点；以及一清除晶体管，用来在该 外部电源恢复供应时，将该可编程晶体管电性连接至一第一电源以清除该可编程晶体管内 的数据。附图说明图1为本专利技术第一实施例中一 NVSRAM单元的等效电路示意图。图2为本专利技术第二实施例中一 NVSRAM单元的等效电路示意图。10NVSRAM单元200储存单元20易失性电路310反向电路30非易失性电路320NVEPM电路WL字线BT, BC位线DT数据真值端点R1、R2电阻DC数据补码端点VCCI、VCC、VSS电源Vrcl、VSE> Vste控制信号Tl ~T6、T11 Τ12、Τ21 ~T23 晶体管具体实施例方式本专利技术提供一种非易失性静态随机存取存储器(non-volatile staticrandom access memory,NVSRAM)元件，同时具有易失性存储器元件和非易失性存储器元件的优点。 在电源持续供应的一般操作环境下，本专利技术的NVSRAM元件是运作于易失性模式(volatile mode)，因此能提供高速数据读取，同时避免元件因周期性地在「程序」和「清除」运作之间 切换而缩短使用寿命。在外部电源因故中断和重新恢复的期间，本专利技术的NVSRAM元件是运 作于非易失性模式(non-volatile mode)，因此能保存先前在易失性模式运作时所存的数 据。本专利技术的NVSRAM元件包含一存储单元阵列、多条位线(bit line)，以及多条字 线(word line)。存储单元阵列包含在垂直方向的多行NVSRAM单元与在水平方向的多列 NVSRAM单元。位线以平行于存储单元阵列中多行NVSRAM单元的方向来设置，而多条字线以 平行于存储单元阵列中多列NVSRAM单元的方向来设置。在存储单元阵列中，每一 NVSRAM 单元具相同结构，每一列NVSRAM单元共享一组相对应的位线BT和BC，而每一行NVSRAM单 元则共享一条相对应的字线WL。图1和图2显示了本专利技术存储单元阵列中一 NVSRAM单元10的等效电路示意图。 NVSRAM单元10包含一易失性电路20和一非易失性电路30。在电源持续供应的情况下， NVSRAM单元10能通过易失性电路20来保存其内存数据。在断电的情况下，NVSRAM单元10 能通过非易失性电路30来为易失性电路20的内存数据提供数据备份。易失性电路20包含一储存单元200和两存取晶体管Tl和T2，储存单元200可通 过存取晶体管Tl和T2分别电性连接至相对应的位线BT和BC。在电源持续供应的情况下， 易失性电路20的储存单元200将数据存于一数据真值(data true)端点DT和一数据补码 (data complement)端点DC。存取晶体管Tl和T2的栅极皆耦接至一相对应的字线WL，因 此字线WL的电位可控制储存单元200和位线BT和BC之间的信号导通路径。如此一来，在 执行「读出」(read)和「写入」(write)运作时(于说明书后续内容中将有详细描述)，储存 单元200能接收位线BT和BC传来的数据，或是将内存数据传送至位线BT和BC。在图1所示的本专利技术第一实施例中，易失性电路20采用6T架构，其中6T代表两存取晶体管T1、T2和储存单元200所包含的四晶体管Τ3 Τ6。晶体管Τ3和Τ5组成一第 一反向器，而晶体管Τ4和Τ6组成一第二反向器。第一反向器和第二反向器以并联方式耦 接于一电源VCCI和一电源VSS之间，其中电源VCCI的电位高于电源VSS的电位。第一反 向器的输出端(端点DT)耦接于第二反向器的输入端(晶体管Τ4和Τ6的栅极)，而第二反 向器的输出端(端点DC)耦接于第一反向器的输入端(晶体管T3和T5的栅极)。换而言 之，第一和第二反向器为单一位栓锁器(1-bit latch)架构，亦即当两反向器其中之一处于 开启状态(输出为逻辑1)时，另一反向器会处于关闭状态(输出为逻辑0)，因此能提供两 种稳定状态来表示位数据的值。举例来说，若将第一和第二反向器分别设为关闭状态和开 启状态，此时则能表示逻辑0的位数据；若将第一和第二反向器分别设为开启状态和关闭 状态，此时则能表示逻辑1的位数据。因此，本专利技术第一实施例通过六个晶体管来储存一个 位的数据。在图2所示的本专利技术第二实施例中，易失性电路20采用4T架构，其中4T代表两 本文档来自技高网...

【技术保护点】
一种非易失性静态随机存取存储器元件，其包含以阵列方式设置的多个存储单元，每一存储单元包含：一易失性电路，用来在接收到一外部电源时，于一数据真值端点和一数据补码端点储存一位数据；以及一非易失性电路，用来在该外部电源从该易失性电路移除时保存该位数据，该非易失性电路包含：一反向电路，其包含：一输入端，耦接于该数据补码端点；以及一输出端，耦接于该数据真值端点；以及一非易失性可抹除可编程存储器电路，其包含：一可编程晶体管，用来在该外部电源供应中断时储存该数据补码端点的数据；一储存晶体管，用来在该外部电源供应状态发生变化时，将该可编程晶体管电性连接至该数据补码端点；以及一清除晶体管，用来在该外部电源恢复供应时，将该可编程晶体管电性连接至一第一电源以清除该可编程晶体管内的数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：施秉嘉，石忠勤，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]