一种静电放电保护装置，包括：多个并联且形成于同一深阱的栅极接地的ＮＭＯＳ管，其中各ＮＭＯＳ管的漏极均接于焊盘，至少处于中间位置的一个ＮＭＯＳ管的源极和基极相连，并通过阱电阻接地。其他ＮＭＯＳ管的基极、源极均接地。所述静电放电保护装置具有良好的导通均匀性，且更节省面积，也更适合高频应用及模拟电路应用等场合。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路设计领域，特别涉及静电放电保护装置。
技术介绍
随着半导体器件功能的日趋复杂及尺寸的日趋减小，其所能承受的静电放电 (ESD,Electro Static Discharge)电压的上限值也不断减小。因而，静电放电对半导体器 件产生的不利影响也越来越严重。现有静电放电保护的设计中，常会采用特殊设计的NMOS管构成静电放电保护装 置，例如采用栅极接地(Gate Ground)的NMOS管作为静电放电器件构成静电放电保护装置。例如，结合图1和图2所示，对于采用多个并联的栅极接地的NMOS管应用于静电 放电保护的情况，各NMOS管两两共用源极或漏极，将每个NMOS的栅极、源极及基极接地 (GND)，将各NMOS管的漏极接于焊盘(PAD)上，构成静电放电保护装置。所述多个并联的栅极接地的NMOS管构成的电路在用作静电放电保护时，静电放 电电流是通过各NMOS管对应的寄生NPN管泄放掉的(图2中虚线所示)。当有静电放电脉 冲加在焊盘上时，所述静电放电脉冲也相当于加在NMOS管的漏极。随着静电放电电压的升 高，NMOS管会有一个流向P阱的漏电流。由于每个寄生NPN管的基极都通过一个P阱电阻 与P阱接触相连接，所述P阱电阻实际就是寄生NPN管的基极电阻。当所述漏电流流过这 些P阱电阻时就在电阻上产生压降，鉴于NMOS管的基极接地，因此电阻上的压降就等于寄 生NPN管的基极电压。当寄生NPN管的基极电压足够高使得寄生NPN管的基极-发射极发 生正偏时，寄生NPN管导通开始泄放静电放电电流。通过分析可以发现，由于各个NMOS管处的漏电流在相同的漏极电压下都相同，所 以各NMOS管对应的寄生NPN管的开启就取决于所述寄生NPN管的基极电阻的大小。而越 处于图2所示截面结构中间的寄生NPN管，其基极电阻越大，例如基极电阻&就大于基极电 阻队。相应地，处于结构中间的寄生NPN管也就越容易开启。因此，在焊盘面临静电放电脉 冲时，总是位于截面结构中间的寄生NPN管先开启，而此时两边的寄生NPN管并未开启。当 任意一个或几个寄生NPN管开启，就可以认为所述的静电放电保护装置开始工作，而这一 开启点所对应的电压就是所述静电放电保护装置的触发电压。参照图3所示，Vtl即是所述静电放电保护装置的触发电压。一旦一个或几个寄生 NPN管开启，静电放电电流通过开启的寄生NPN管泄放掉，焊盘上的静电放电电压会迅速被 拉低至Vh，反映到图3中有一个电压回滞现象。随后随着静电放电电压的继续升高，流过寄 生NPN管的静电放电电流越来越大。当焊盘上的静电放电电压上升至Vt2时(通常称这个 电压点为静电放电保护器件的二次击穿点)，焊盘上的静电放电电压会再次变小，此时电压 变小的原因是所述开启的寄生NPN管已被烧毁了。从以上分析可以发现，整个静电放电过程中，只有中间部分最先开启的一些寄生 NPN管在放电。而直到这些寄生NPN管被烧毁，两边的寄生NPN管由于基极电压一直未超过开启电压来使得基极-发射极发生正偏，因此始终不能正常开启，相应地，这些寄生NPN管 就不能进行静电放电，也就不能起到静电放电保护作用。因此，图2所示的静电放电保护装 置中，只有部分栅极接地的NMOS起作用。该结果是由于各寄生NPN管的导通均勻性不好引 起的，如此不仅造成了器件资源的浪费(设计了栅极接地的NMOS却未起作用)，相应静电放 电保护的质量也较低。为解决上述导通均勻性不好的问题，现有技术也提出了一些解决方案。例如，参照 图4所示，现有技术的另一种静电放电保护装置的等效电路包括在焊盘和接地线之间串 接的电阻和电容；连接于电阻和电容之间的反相器，所述反相器中的PMOS管的源极与焊盘 相连，NMOS管的源极接地(GND)；基极连接于所述反相器的输出的栅极接地的NMOS管。当所 述焊盘面临静电放电脉冲时，由于电容、电阻的耦合、延迟作用，使得所述反相器中的PMOS 管导通，有电流通过PMOS管流入栅极接地的NMOS管所在衬底，该电流较大，可以有效使得 栅极接地的NMOS管对应的寄生NPN管的基极-发射极发生正偏，从而寄生NPN管会开启实 现静电放电电流的泄放。由此可以推得，当多个栅极接地的NMOS管都采用这种与反相器的 连接方式时，前述导通不均勻的问题将获得一定改善。然而，所述静电放电保护装置虽然能够改善所述寄生NPN管导通不均勻的问题， 但额外的触发电路部分(反相器以及电阻和电容结构)都会增加静电放电保护装置的面 积。并且，焊盘上的电容也将增加，在一些特殊应用中，例如高频应用、模拟电路应用，这种 焊盘电容增加的情况是不允许的。
技术实现思路
本专利技术解决现有技术静电放电保护装置所占面积较大，且并不适合于一些高频应 用及模拟电路应用的场合的问题。为解决上述问题，本专利技术提供一种静电放电保护装置，包括多个并联且形成于同 一深阱的栅极接地的NMOS管，其中各NMOS管的漏极均接于焊盘，至少处于中间位置的一个 NMOS管的源极和基极相连，并通过阱电阻接地。其他NMOS管的基极、源极均接地。与现有技术相比，上述静电放电保护装置具有以下优点在处于中间位置的NMOS 管对应的寄生NPN管最先导通后，通过该处于中间位置的NMOS管的基极向深阱注入静电放 电电流，提升其他寄生NPN管的基极电压，使得其他寄生NPN管的基极-发射极正偏而导 通。此时，所有寄生NPN管都能导通进行静电放电电流的泄放，从而所述静电放电保护装置 的导通均勻性较好。并且，所述静电放电保护装置并未引入额外的触发电路来使得寄生NPN管导通， 也节省了面积。此外，所述静电放电保护装置也并未引入电容结构，因而其不会增加焊盘上的电 容，从而更适合高频应用及模拟电路应用的场合。附图说明图1是现有技术的一种具有栅极接地的NMOS管的静电放电保护装置的等效电路 示意图；图2是对应图1的多个栅极接地的NMOS管构成的静电放电保护装置的器件截面示意图；图3是图2所示静电放电保护装置的电流-电压曲线图；图4是现有技术的另一种具有栅极接地的NMOS管的静电放电保护装置的等效电 路示意图；图5是本专利技术静电放电保护装置的一种实施例中栅极接地的NMOS管的连接关系 的等效电路示意图；图6是对应图5所示静电放电保护装置的器件截面示意图；图7为现有技术多个并联的栅极接地的NMOS管构成的静电放电保护装置与本发 明实施例的静电放电保护装置的电流-电压曲线对比图。具体实施例方式通过前述现有技术的说明可以发现，对于多个并联的栅极接地的NMOS管构成的 静电放电保护装置，由于各NMOS管所在位置不同，因而必然造成各NMOS管对应的寄生NPN 管的基极电阻也不同。根据前述分析，处于中间位置的栅极接地的NMOS管对应的寄生NPN 管最先导通也不可避免。鉴于此，若可以利用最先导通的栅极接地的NMOS管来向衬底提供 类似于前述提及的漏电流的外加电流，则有助于使得其他NMOS管对应的寄生NPN管的导ο基于此设计思路，本专利技术静电放电保护装置的一种实施方式包括多个并联且形 成于同一深阱的栅极接地的NMOS管，其中各NMOS管的漏极均接于焊盘，至少处于中间位置 的一个NMOS管的源极和基极相连，其他NMOS管的基极、源极均接地。上述实施方式中，由于本文档来自技高网...
【技术保护点】
一种静电放电保护装置，包括：多个并联且形成于同一深阱的栅极接地的ＮＭＯＳ管，其中各ＮＭＯＳ管的漏极均接于焊盘，至少处于中间位置的一个ＮＭＯＳ管的源极和基极相连并通过阱电阻接地，其他ＮＭＯＳ管的基极、源极均接地。
【技术特征摘要】
【专利技术属性】
技术研发人员：单毅，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]
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