【技术实现步骤摘要】
本专利技术涉及微电子学
，尤其涉及一种基于存储器知识产权核的嵌入式可编程存储器。
技术介绍
在电子系统的设计中，存储器应用得越来越广泛。在设计片上系统 (System-on-a-Chip，SoC)时，常常需要使用嵌入式存储器。在SoC中设计嵌入式存储器有 两种方法，一是全定制设计；二是使用第三方芯片设计服务公司(简称第三方，如Artisan 公司)提供的存储器知识产权核(Intellectual Property Core, IP Core)来设计。两种 方法各有优缺点，全定制设计性能好，功能丰富，但技术要求高，设计周期长；基于IP核的 方法容易实现，设计周期短，但受到第三方提供的IP核的一些限制。在一些可编程芯片(如 现场可编程逻辑阵列芯片和可编程片上系统)的设计中，对嵌入式存储器往往有工作模式 和访问位宽等可编程需求，这种可编程的特性能显著的提高最终用户的工作效率。全定制 虽然能够解决这些可编程的问题，但设计周期长，技术难度大；而直接使用IP核的方式快 捷方便，但难满足设计需求。 双端口静态随机存储器IP核(DP-SRAM IP Core,以下简称I...
【技术保护点】
一种基于存储器知识产权核的嵌入式可编程存储器，其特征在于，包括ＤＰ－ＳＲＡＭＩＰ、Ａ端口输入逻辑、Ｂ端口输入逻辑、Ａ端口输出逻辑、Ｂ端口输出逻辑、控制模块、数据寄存器、标志寄存器和地址寄存器；其中，ＤＰ－ＳＲＡＭＩＰ是利用Ｍｅｍｏｒｙ－Ｃｏｍｐｉｌｅｒ生成的双端口静态随机存储器ＩＰ核；Ａ端口输入逻辑和Ｂ端口输入逻辑用于将可编程存储器Ａ／Ｂ端口输入的数据进行转换以符合ＩＰ核对数据的要求；Ａ端口输出逻辑和Ｂ端口输出逻辑用于组合ＩＰ两个端口输出的数据和数据寄存器的数据，然后送到可编程存储器输出；控制模块用于通过比较地址和读写指示信号，来控制数据的流向；数据寄存器是Ｎ比特的寄存器，...
【技术特征摘要】
一种基于存储器知识产权核的嵌入式可编程存储器，其特征在于，包括DP-SRAM IP、A端口输入逻辑、B端口输入逻辑、A端口输出逻辑、B端口输出逻辑、控制模块、数据寄存器、标志寄存器和地址寄存器；其中，DP-SRAM IP是利用Memory-Compiler生成的双端口静态随机存储器IP核；A端口输入逻辑和B端口输入逻辑用于将可编程存储器A/B端口输入的数据进行转换以符合IP核对数据的要求；A端口输出逻辑和B端口输出逻辑用于组合IP两个端口输出的数据和数据寄存器的数据，然后送到可编程存储器输出；控制模块用于通过比较地址和读写指示信号，来控制数据的流向；数据寄存器是N比特的寄存器，用于保存数据寄存器在发生第一次读写冲突后的任一时刻通过可编程存储器A/B端口写入到IP核中某行N比特的部分或全部的最新数据；标志寄存器是N比特的，用于标明数据缓冲器中对应比特是否是最新的有效数据；地址寄存器用于保存数据寄存器中的数据对应在IP核的m比特地址值。2. 根据权利要求1所述的基于存储器知识产权核的嵌入式可编程存储器，其特征在 于，所述DP-SRAM IP是一个通用的双端口同步静态存储器知识产权核，其端口数据位存 储宽度为N，存储深度为M，地址总线位宽m为Ceil(log2M)， ceil为向上取整函数，在考 虑访问位宽编程为一比特的情况，最大地址为MXN，可编程存储器的地址总线位宽t为 ceil(log2(MXN))。3. 根据权利要求2所述的基于存储器知识产权核的嵌入式可编程存储器，其特征在 于，所述端口数据位存储宽度N为36，存储深度M为128。4. 根据权利要求1所述的基于存储器知识产权核的嵌入式可编程存储器，其特征在 于，所述数据寄存器由N比特组成，用于保存IP中的某一行的全部或者部分数据；当存储器 的两个端口同时对IP核的某一行进行至少一个是写操作的读写访问时，数据寄存器缓存 其中一个端口的写数据；假若此时存储器中已经有数据，则两种可能处理方法， 一是已有数 据和新数据是对应于IP核的同一行，则用新的数据更新存储器；二是如果不同行，则原有 数据写入IP核，新数据写入寄存器。5. 根据权利要求1所述的基于存储器知识产权核的嵌入式可编程存储器，其特征在 于，所述标志寄存器由N比特组成，每一比特指示数据寄存器的对应位置的数据是否真实 有效。6. 根据权利要求1所述的基于...
【专利技术属性】
技术研发人员：杨海钢，杨金林，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：11[中国|北京]
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