金属互连线形成方法技术

一种金属互连线形成方法，包括，在第一介质层内形成接触孔；形成填充所述接触孔的钨层；形成覆盖所述第一介质层及所述钨层的第二介质层；在所述第二介质层中形成沟槽，所述沟槽暴露填充所述通孔的钨层；在所述沟槽内形成导电层；其中，在形成所述沟槽和所述导电层的步骤之间，不执行等离子体清洗操作。可减少孔洞的产生，继而，减小器件的接触电阻。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种。
技术介绍
半导体制程中，通常通过金属互连线(本文件内，简称为互连线)实现器件与外部 电路间的电连接。 当前，形成所述互连线的步骤包括如图1所示，在形成于基底10上的第一介质层 20内形成接触孔22 ;如图2所示，形成填充所述接触孔22的钨层30 ;如图3所示，形成覆 盖所述第一介质层20及所述钨层30的第二介质层40 ;如图4所示，在所述第二介质层40 中形成沟槽42，所述沟槽42暴露填充所述接触孔22的钨层30 ;如图5所示，对形成所述沟 槽42后的所述第二介质层40执行清洗操作；如图6所示，在所述沟槽42内形成导电层50 。 实践中，执行所述清洗操作的原因在于为防止形成所述沟槽时产生的副产物附 着于所述沟槽壁上；执行所述清洗操作利于减小填充所述沟槽的导电层和其覆盖的钨层之 间的接触电阻。具体地，如2005年11月23日公布的公开号为"CN1700422A"所提供的，执 行所述清洗操作的步骤包括首先，执行湿法清洗操作；随后，对经历所述清洗操作的包含 所述沟槽的第二介质层执行等离子体清洗操作。 实际生产发现，在器件的临界尺寸进入65纳米之后，在所述铜层和钨层之间的接 触电阻仍然较大，难以满足产品要求，分析表明，此较大的接触电阻与所述铜层和钨层的交 界处存在的孔洞有关，所述孔洞易导致金属互连效果的恶化。因此，如何减少所述孔洞的产 生成为本领域技术人员致力解决的主要问题。 2007年2月7日公布的公开号为"CN1909206A"的中国专利申请中提供了一种半 导体元件中内连线结构的制造方法，通过在内连线结构中形成有一或多个应力释放层，以 抵消导电材料所引起的应力并有助于防止或减少产生拉回孔洞。 但是，应用上述专利申请中提供的方法减少所述孔洞的产生时，需在制程中引入 所述应力释放层的形成步骤，需要在原有工艺中附加新技术，如，需要摸索所述应力释放层 的形成工艺，以及，所述形成工艺与现行工艺的整合程度；需投入巨大的研发成本。
技术实现思路
本专利技术提供了一种，可减少所述孔洞的产生，继而，减小器件 的接触电阻。 本专利技术提供的一种，包括， 在第一介质层内形成接触孔； 形成填充所述接触孔的钨层； 形成覆盖所述第一介质层及所述钨层的第二介质层； 在所述第二介质层中形成沟槽，所述沟槽暴露填充所述通孔的钨层； 在所述沟槽内形成导电层；3 其中，在形成所述沟槽和所述导电层的步骤之间，不执行等离子体清洗操作。 可选地，形成所述导电层的步骤包括 形成覆盖所述沟槽的底壁及侧壁的粘接层； 形成覆盖所述粘接层并填充所述沟槽的铜层。 可选地，所述粘接层包括Ti/TiN或Ta/TaN ;可选地，执行所述等离子体清洗操作 时，反应气体包含H2和He，所述反应气体的流量范围为50sccm-100sccm ;可选地，执行所 述等离子体清洗操作时，反应持续时间持续50s-80s ;可选地，执行所述等离子体清洗操作 时，解离功率为600w-800w ;可选地，偏置功率为5w-20w ;可选地，在形成所述接触孔和填充 所述钨层的步骤之间，不执行辅助等离子体清洗操作；可选地，在形成所述接触孔和所述钨 层之间，还包括形成覆盖所述接触孔的底壁及侧壁的辅助粘接层；可选地，所述辅助粘接 层包括Ti/TiN或Ta/TaN;可选地，执行所述辅助等离子体清洗操作时，反应气体包含Ar，所 述反应气体的流量范围为50sccm-100sccm。 与现有技术相比，上述技术方案具有以下优点 上述技术方案提供的，通过在形成所述沟槽和所述导电层之 间，不执行等离子体清洗操作；以消除现有技术中在形成所述沟槽和所述导电层之间执行 等离子体清洗操作时，涉及的等离子体对所述沟槽暴露的钨层表面造成的等离子体损伤； 继而，使减少甚至删除后续形成导电层后产生的孔洞成为可能。附图说明 图1-图6为说明现有技术中形成金属互连线流程的结构示意图； 图7_图11为说明本专利技术优选实施例的形成金属互连线流程的结构示意图； 图12-图13为说明本专利技术优选实施例的改善效果的检测示意图。具体实施例方式尽管下面将参照附图对本专利技术进行更详细的描述，其中表示了本专利技术的优选实施 例，应当理解本领域技术人员可以修改在此描述的本专利技术而仍然实现本专利技术的有利效果。 因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本专利技术的 限制。 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能 和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开 发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的 限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费 时间的，但是对于本领域技术人员来说仅仅是常规工作。 在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下列说明和权利要 求书本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比率，仅用以方便、明晰地辅助说明本专利技术实施例的目的。 实际生产发现，在形成第一金属层(如，铜)后，在所述铜层和其与器件相连的钨 塞(Plug)之间的接触电阻仍然较大，难以满足产品要求，分析表明，此较大的接触电阻与 铜和钨的交界处存在的孔洞有关。因此，如何减少所述孔洞的产生历来是本领域技术人员4致力解决的主要问题。 本专利技术的专利技术人分析后认为，产生所述孔洞的原因在于在形成铜层之前，在钨层 的表面存在等离子体损伤，使得在其上形成铜层时，二者的接合处易产生缝隙，继而，在包 含铜层形成过程的后续热处理过程中，所述缝隙逐渐变大形成孔洞。 由此，本专利技术的专利技术人提出，减小形成于钨层表面的等离子体损伤成为减少孔洞 产生的指导方向。 本专利技术的专利技术人分析后认为，钨层表面存在等离子体损伤的原因在于通常，半导 体器件的形成过程中包含至少两个形成金属层的步骤；按步骤进行的顺序，将各所述金属层分别称为第一金属层........第N金属层(N> l，N为自然数)；其中，N〉 1时，第N金属层与第N-l金属层通过导电通孔相连；N = 1时，第一金属层通过导电通孔与漏极相连； 实践中，在器件临界尺寸降至65纳米及其以下时，第N金属层材料均为铜，但是，所述导电 通孔材料却随层数的不同而有所变化；具体地，N > 1时，形成于第N金属层与第N-l金属 层之间的导电通孔材料为铜，而形成于第一金属层和漏极的导电通孔材料则为钨；以形成 第N金属层(N> 1)为例，其材料为铜，其下的导电通孔材料也为铜，在形成暴露导电通孔 材料的沟槽后，通常需要间隔一段时间方可进行形成铜层的操作，在此时间段内，暴露的作 为导电通孔材料的铜易于被氧化而形成氧化铜，与铜相比，氧化铜的导电性能被大大地恶 化，因此，实践中，在形成填充沟槽的金属层时，均需预先去除所述氧化铜，通常通过执行等 离子体清洗操作去除所述氧化铜；即，执行等离子体清洗操作的目的在于，去除形成于导电 通孔材料表面的金属氧化层；然而，在实际生产中，形成各所述金属层的工艺参数并不因其 下的导电通孔材料的变化而变化；导电通孔材料为铜时，在形成填充沟槽的金属层时，需引 入等离子体清本文档来自技高网...

【技术保护点】
一种金属互连线形成方法，包括，在第一介质层内形成接触孔；形成填充所述接触孔的钨层；形成覆盖所述第一介质层及所述钨层的第二介质层；在所述第二介质层中形成沟槽，所述沟槽暴露填充所述通孔的钨层；在所述沟槽内形成导电层；其特征在于：在形成所述沟槽和所述导电层的步骤之间，不执行等离子体清洗操作。

【技术特征摘要】

【专利技术属性】
技术研发人员：聂佳相，康芸，杨瑞鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]