内连线结构及其制造方法技术

本发明专利技术公开了一种内连线结构及其制造方法。先提供基底，接着在基底上形成具有开口的第一介电层。接着，于开口中形成导体层，并使导体层的顶面高度低于第一介电层的顶面高度。之后，于第一介电层及导体层上形成第一阻挡层，再于第一阻挡层上形成金属层。接着，图案化金属层与第一阻挡层。第一阻挡层可作为为导体层上的密封结构，而避免进行后续制程时导体层被腐蚀。

【技术实现步骤摘要】

本专利技术是有关于一种集成电路的结构及其制造方法，且特别是有关于一种内 连线的结构及其制造方法。
技术介绍
随着半导体制造技术的持续进步，元件线宽得以持续縮小。而线宽的縮小则 有助于高速、多功能、高元件集成度、低功率消耗及低成本的极大规模集成电路芯 片得以大量生产制造。由于半导体元件的微型化及集成度的增加，使得有限的芯片表面无法容纳日 益增加的内连线(interconnection)。为了解决此项问题，多重金属内连线结构 便被提出，而成为集成电路制造技术不得不采用的方式。 一般集成电路所使用的多 重金属内连线结构由金属导线与介层窗或接触窗构成。内连线结构配置在多层介电 层之中，由形成在介层窗开口或接触窗开口中的钨插塞连接各层平面的金属导线或 半导体元件。以一个介层窗钨插塞为例，图1A至图1B为绘示传统的一种金属内连线结构 的剖面图。参照图1A，基底100上已形成有金属导线120以及覆盖金属导线120 的介电层140。之后，通过图案化方法在介电层140中形成开口，并在开口内形成 钨插塞150。接着，于介电层140上沉积阻障材料层与金属材料层，并于金属材料 层上形成图案化光阻层170。以图案化光阻层170为掩膜，蚀刻金属材料层与阻障 材料层，以形成金属导线160与阻挡层162。之后，请参照图1B，以氧等离子灰化(ashing)移除图案化光阻层170。 一 般而言，在进行蚀刻制程之后，会进行清洗制程，以去除表面残留的微粒或杂质， 避免对后续制程造成不良影响。但是，若微影制程发生错误对准(mis-alignment) 或其它原因，导致图案并未对准钨插塞150的上方时(如图1A所示)，就会在后 续清洗制程中发生钨腐蚀的问题。详言之，由于金属导线160与阻挡层162无法将钨插塞150完全覆盖，被裸露出来的钨插塞150会与用于清洗制程的溶剂发生反应，导致钨插塞150流失而形成孔洞158，如图IB所示。由于遭到腐蚀的钩插塞150与上下层金属导线120、 160的接触面积减小，使得回路的阻值增加，会造成电路元件功能异常。甚者，整个钨插塞150都被淘空而形成断路，导致电路元件失效。除了微影制程发生错误对准时会引起钨插塞腐蚀，当元件的线宽縮小时，导线层有时并不会完全对准其下方的钨插塞，以求縮小设计面积，此时钨插塞腐蚀将无可避免，而解决上述问题的必要性也就大大提升。
技术实现思路
本专利技术提供一种内连线的制造方法，可以避免导体层被腐蚀。本专利技术另提供一种内连线结构，能有效保护位于阻挡层下方的插塞。本专利技术提出一种内连线的制造方法。先提供基底，再于基底上形成具有开口的第一介电层。接着，于开口中形成导体层，并使导体层的顶面高度低于第一介电层的顶面高度。之后，于第一介电层及导体层上形成第一阻挡层，再于第一阻挡层上形成金属层。接着，图案化金属层与第一阻挡层。在本专利技术一实施例中，上述于开口中形成导体层的方法包括先于第一介电层上形成填满开口的导体材料层，接着移除开口以外的导体材料层，之后再移除开口中部分的导体材料层。在本专利技术一实施例中，上述移除导体材料层的方法包括化学机械研磨。在本专利技术一实施例中，上述形成第一阻挡层的方法包括沉积-蚀刻-沉积法。在本专利技术一实施例中，上述的基底上已形成有金属导线或半导体元件。在本专利技术另一实施例中，上述的开口暴露出金属导线或半导体元件。在本专利技术一实施例中，内连线的制造方法还包括在图案化该金属层与该第一阻挡层之后，于基底上形成第二介电层，以及于第二介电层中形成插塞。在本专利技术一实施例中，内连线的制造方法还包括在形成导体层之前，于开口的表面形成第二阻挡层。在本专利技术一实施例中，上述导体层的顶面与介电层的顶面高度差异范围介于20纳米至60纳米之间。在本专利技术一实施例中，上述导体层的材料包括钨。5在本专利技术一实施例中，上述第一阻挡层的材料包括钛以及氮化钛。本专利技术另提出一种内连线结构，其包括介电层、导体层、第一阻挡层以及金属层。介电层配置于基底上，且此介电层具有开口。导体层位于介电层的开口中，且导体层的顶面高度低于介电层的顶面高度。第一阻挡层配置于介电层与导体层上。而金属层配置于第一阻挡层上。在本专利技术一实施例中，上述基底上配置有金属导线或半导体元件。在本专利技术一实施例中，上述开口暴露出金属导线或半导体元件。在本专利技术一实施例中，上述导体层的顶面与介电层的顶面高度差异范围介于20纳米至60纳米之间。在本专利技术一实施例中，上述内连线结构还包括第二阻挡层，配置于介电层与导体层之间。在本专利技术一实施例中，上述导体层的材料包括钨。在本专利技术一实施例中，上述第一阻挡层的材料包括钛以及氮化钛。本专利技术的通过使第一阻挡层作为导体层上的密封结构设计，达到保护导体层的效果，因此可以避免导体层在后续制程中被腐蚀。为让本专利技术的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。附图说明图1A至1B是传统的一种内连线结构的示意图。图2是依照本专利技术一实施例的一种内连线结构的示意图。图3是依照本专利技术一实施例的一种内连线的制造方法的流程示意图。图4A至4E是依照本专利技术一实施例的一种内连线的制造方法的剖面示意图。具体实施例方式以下实施例是以介层窗插塞为例来说明本专利技术的内连线结构，但并不以此为限，而本专利技术亦可以应用于各式内连线。图2为本专利技术一实施例的内连线结构的剖面示意图。如图2所示，此内连线结构包括基底200、金属导线220、介电层240、导体层250、阻挡层256、阻挡层262、金属导线260、介电层280以及导体层290。基底200例如是半导体基底，如N型硅基底、P型硅基底、三五族半导体基底等。在一实施例中，基底200上已形成导电区(未绘示)或一般熟知的半导体元件(未绘示)。金属导线220配置在基底200上。金属导线220的材料例如是铝合金、铜合金或铝铜合金。介电层240配置在基底200上，并覆盖金属导线220。介电层240的材料例如是氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、氟掺杂硅玻璃(FSG)或介电常数低于4的低介电常数(low-k)介电材料。金属导线260配置于介电层240上。金属导线260的材料例如是铝合金、铜合金或铝铜合金。介电层280配置于介电层240上，并覆盖金属导线260。介电层280的材料例如是氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、氟掺杂硅玻璃(FSG)或介电常数低于4的低介电常数(low-k)介电材料。而介电层240具有开口 242，开口 242例如是配置于金属导线220的上方。在开口 242的表面配置有阻挡层256。阻挡层256的材料例如是钛以及氮化钛。导体层250位于介电层240的开口 242中。此外，导体层250的顶面高度低于介电层240的顶面髙度。导体层250的材料例如是钨。阻挡层262配置在导体层250之上以及金属导线260之下。在此说明的是，由于导体层250的顶面高度低于介电层240的顶面高度，因此部分阻挡层262位于导体层250上方的介电层240中，而部分阻挡层262位于介电层240与金属导线260之间。阻挡层262在介电层240内的深度本文档来自技高网...

【技术保护点】
一种内连线的制造方法，包括：　　　　提供一基底；　　　　于该基底上形成具有一开口的一第一介电层；　　　　于该开口中形成一导体层，该导体层的顶面高度低于该第一介电层的顶面高度；　　　　于该第一介电层及该导体层上形成一第一阻挡层；　　　　在该第一阻挡层上形成一金属层；以及　　　　图案化该金属层与该第一阻挡层。

【技术特征摘要】

【专利技术属性】
技术研发人员：李秋德，
申请(专利权)人：和舰科技苏州有限公司，
类型：发明
国别省市：32[中国|江苏]