半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。通过如下各处理来形成沟槽：去除形成在低介电常数层的侧壁上的损伤层，通过化学气相沉积（ＣＶＤ）技术形成第二保护绝缘层以及通过用第二保护绝缘层覆盖低介电常数层的侧壁形成第二凹部，以及通过回蚀成形第二保护绝缘层使得沟槽具有在低介电常数层的表面上选择性地形成有第二保护绝缘层的侧壁。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
近来，在追求縮减尺寸和高速工作的先进半导体器件中通常采用具有低电阻的铜 (Cu)互连。通过镶嵌式工艺形成铜互连。在镶嵌式工艺中，互连形成为使得凹部形成在绝 缘夹层中，阻挡金属层和铜层形成在凹部中以便使其嵌入该凹部，以及通过化学机械抛光 (CMP)技术去除在凹部外面露出的铜层和阻挡金属层的部分。通过重复地执行该过程而形 成多层互连结构。 此外，在半导体器件追求高性能时，在相对介电常数(k值)低于Si(^的低介电常 数层(所谓的低k层)用作多层互连结构的绝缘夹层。存在各种各样的低介电常数层，但 低介电常数层通常在粘附强度和机械强度方面差。因此，存在的问题是，当在低介电常数层 中形成沟槽时，在蚀刻工艺或抗灰化工艺期间在沟槽的侧壁(凹部)上形成变质(退化) 层，并因此增大有效k值，弓I起互连之间的电容增大。 日本特开专利公布No. 2004-72080公开了一种方法，其中，使用光致抗蚀剂层在 低介电常数层中形成凹部，去除光致抗蚀剂层，用导电层嵌入凹部，然后去除变质(退化) 层。在该方法中，介电常数层嵌入在当变质层被去除并且然后通过CMP工艺被抛光时产生 的空隙的整个表面上。 日本特开专利公布No.2007-5679公开了如下技术使用抗蚀剂层(通过光 刻工艺)在低介电常数层中形成通路孔，去除抗蚀剂层，并且最终去除通过抗蚀剂去除 工艺形成在通路孔侧壁上的损伤层。此后，用低介电常数有机材料(诸如聚苯并恶唑 (polybenzoxazole)和聚酰亚胺，它们不具有Si_0键，并且对低介电常数层具有等于或大 于30的高蚀刻选择性)嵌入通路孔的整个表面，并且在低介电常数有机材料上形成抗蚀剂 层，以形成沟槽。当形成沟槽时，去除通路孔中的抗蚀剂层和低介电常数有机材料。 W02004/107434公开了如下结构包含有机材料的绝缘阻挡层形成在绝缘夹层与 金属互连之间。
技术实现思路
然而，在日本特开专利公布No. 2004-72080中，在用导电层嵌入凹部之后去除变 质层，以形成铜互连。此时，由于去除沿铜互连形成的变质(退化)层，所以可剥离铜互连。 这可造成互连的开路或互连之间的短路。此外，在日本特开专利公布No. 2007-5679中，在去除通路孔的损伤层之后，在通4路孔的整个表面上嵌入的低介电常数有机材料中形成沟槽。也就是说，其中要形成互连的 绝缘夹层由对较低的低介电常数层具有高蚀刻选择性的低介电常数有机材料制成。因此， 存在的问题是很少的可替选材料是可用的。此外，如果在沟槽形成期间在沟槽的侧壁上形 成损伤层，则不能解决有效k值增大的问题。 在一个实施例中，提供一种用于制造半导体器件的方法，包括在形成于衬底上的 包含碳的低介电常数层和在该低介电常数层上所形成的第一保护绝缘层中形成沟槽。形 成沟槽包括在第一保护绝缘层上形成具有用于形成沟槽的开口图案的抗蚀剂层，以及利 用抗蚀剂层作为掩模在第一保护绝缘层和低介电常数层中形成第一凹部；当形成第一凹部 时，去除在低介电常数层的第一凹部的侧壁上形成的损伤层；通过化学气相沉积技术在衬 底的整个表面上形成第二保护绝缘层，以通过用第二保护绝缘层覆盖第一保护绝缘层和低 介电常数层中的第一凹部的侧壁在第一保护绝缘层和低介电常数层中形成第二凹部；以及 通过回蚀成形第二保护绝缘层，使得沟槽具有第二保护绝缘层选择性地形成在低介电常数 层的表面上的侧壁。 在另一实施例中，提供一种半导体器件，包括衬底；低介电常数层，形成在衬底 上并包含碳；第一保护绝缘层，形成在低介电常数层上；沟槽，形成第一保护绝缘层和低介 电常数层中；以及互连，嵌入沟槽中，其中沟槽的侧壁具有如下结构第一保护绝缘层的表 面从低介电常数层的表面突出，通过化学气相沉积技术形成的第二保护绝缘层嵌入在第一 保护绝缘层下方的区域中的低介电常数层的表面处，并且沟槽的侧壁由第二保护绝缘层和 第一保护绝缘层构成。 根据该结构，如果低介电常数层用作其中形成沟槽的绝缘夹层，则即使在低介电 常数层中形成损伤层，损伤层也被去除，并且第二保护绝缘层形成在损伤层被去除的低介 电常数层的侧壁上。因此，可以抑制互连之间电容的增大。由于在形成第二保护绝缘层之后 通过成形第二保护绝缘层来形成沟槽，所以可以容易地控制沟槽的凹槽大小，以形成沟槽。 此外，作为本专利技术的方面，元件的适当组合和本专利技术在方法和器件上的表达的转 换也是有效的。 根据本专利技术，通过当沟槽形成在作为绝缘夹层的低介电常数层中时形成的损伤层 可以抑制互连之间的电容增大。附图说明 通过以下结合附图的某些优选实施例的说明，本专利技术的以上和其他目的、优点和 特征将更明显，其中 图1A至1C是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面图； 图2A和2B是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面图； 图3A至3D是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面图； 图4是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面图； 图5A至5D是示出根据本专利技术实施例的用于制造半导体器件的过程的另一示例的 横截面图； 图6A至6C是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面图； 图7A至7C是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面 图8A至8C是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面图； 以及 图9是示出根据本专利技术实施例的用于制造半导体器件的过程的横截面图。 具体实施例方式现在将参考说明性的实施例来说明本专利技术。本领域的技术人员将认识到的是，利 用本专利技术的教导可以实现许多可选择的实施例，并且本专利技术不限于为解释性目的而说明的 实施例。 在下文中，将参考附图来说明本专利技术的示范性实施例。在附图中，相同的附图标记 指示相同的部件，并且将不重复相同的说明。 (第一示范性实施例) 图1A至4是示出根据本专利技术的示范性实施例制造半导体器件的过程的横截面图。 在本专利技术的示范性实施例中，将说明用于通过"通孔优先方法(viaf irst method)"在低介电常数层中形成双镶嵌式沟槽(包括布线沟槽和通孔沟槽)的过程。 半导体器件100具有如下结构绝缘夹层110形成在衬底(未示出)上，所述衬底 是诸如硅衬底的半导体衬底，并且下铜互连106形成在绝缘夹层110中。在这样的半导体 器件100中，蚀刻停止层112、低介电常数层114和第一保护绝缘层116以所描述的顺序形 成在绝缘夹层110和下铜互连106上形成。 低介电常数层114可由包含碳的材料制成。例如，低介电常数层114可由包含硅 (Si)、氧(0)和碳(C)的材料制成。例如，低介电常数层114可由SiOC层、SiOCH层或其多 孔层形成。在本专利技术的示范性实施例中，低介电常数层114可构造成具有等于或小于3.0 的k值。低介电常数层114可通过化学气相沉积(CVD)技术或涂布技术形成。 绝缘夹层110可由低介电常数层形成，该低介电常数层由与低介电常数层114相 同的材料制成。例如，蚀刻停止层112可由SiCN层形成。第一保护绝缘层116可由用作防 止湿气被吸入低介电常数层114中的吸湿保护层的材料制成。第一保护绝缘层116也可由 如下的材料制成，该材料用于在导电层本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，包括：在形成于衬底上的包含碳的低介电常数层中以及在所述低介电常数层上形成的第一保护绝缘层中形成沟槽，其中，所述的形成所述沟槽包括：在所述第一保护绝缘层上形成抗蚀剂层，所述抗蚀剂层具有用于形成沟槽的开口图案，并且利用所述抗蚀剂层作为掩模来在所述第一保护绝缘层和所述低介电常数层中形成第一凹部；去除当形成所述第一凹部时在所述低介电常数层的所述第一凹部的侧壁上形成的损伤层；通过化学气相沉积技术在所述衬底的整个表面的上方形成第二保护绝缘层，以通过用所述第二保护绝缘层来覆盖在所述第一保护绝缘层和所述低介电常数层中的所述第一凹部的侧壁而在所述第一保护绝缘层和所述低介电常数层中形成第二凹部；以及通过回蚀来成形所述第二保护绝缘层，使得所述沟槽具有在所述低介电常数层的表面上选择性地形成有所述第二保护绝缘层的侧壁。

【技术特征摘要】
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【专利技术属性】
技术研发人员：西泽厚，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]