场效应晶体管制造技术

本发明专利技术涉及一种场效应晶体管ＦＥＴ（１０），其包括栅极叠层（２９），一对设置在所述栅极叠层（２９）的侧壁上的第一隔离体（３２）以及一对设置在所述栅极叠层（２９）的相对两侧并与栅极叠层相隔第一距离的单晶半导体合金区（３９）。所述ＦＥＴ（１０）的源区和漏区（２４）至少部分设置在所述半导体合金区（３９）中，并由所述第一隔离体（３２）对中的相应隔离体与所述栅极叠层（２９）间隔开第二距离，所述第二距离可以不同于所述第一距离。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路的制造，尤其涉及制造通过与沟道区相邻地设置半导 体合金材料来对沟道区施加应力的应变沟道场效应晶体管(FET)，比如绝缘栅场效应晶体 管(IGFET)的方法和装置。
技术介绍
理论研究和经验均表明，如果对晶体管的沟道区施加足够大的应力来在其中产生 应变，可以极大地提高晶体管中的载流子迁移率。应力被定义为单位面积的力。应变是一 个无量纲量，被定义为当在某个方向(在这个例子中是物品的长度方向)施加力时，物品在 同一方向的尺度相对于原始尺度的变化，例如长度相对于原始长度的变化。因此，应变可以 是张性的或者压性的。在P型场效应晶体管(PFET)中，在沟道区的长度方向施加到沟道区 的压应力，也就是纵向压应力，产生公知可以提高PFET的驱动电流的应变。共同受让的同时待审美国专利申请No. 10/604607 (2003年8月4日递交)以及美 国专利申请No. 10/605134(2003年9月10日递交)描述了向FET的沟道区施加应力以提高 其驱动电流的方法。这些申请在此通过引用完全被结合到本申请中。如其所述，向FET的 沟道区施加应力的一种方式是形成与沟道区相邻的半导体合金材料的浅区，所述半导体合 金材料与存在于沟道区中的半导体材料之间晶格失配。这样，在一个例子中，在沟道区(形 成在硅的一个区域中)的相对两侧形成单晶硅锗(SiGe)的浅区。在结合到本申请中的所 述申请中还描述了在衬底的与形成FET的源区和漏区的注入相一致的区域中设置SiGe区。但是，并不总是希望应变沟道晶体管结构的SiGe区与源极和漏极注入的位置一 致。尽管SiGe区需要靠近沟道区布置以施加所需的应力来获得高驱动电流，但是，如果将 其布置得太靠近则会产生问题，比如，使得晶体管的阈值电压偏离所希望的值。另外，希望将FET的源区和漏区相互靠近，以通过使沟道区的长度(L)较小来提高 FET的驱动电流iD。这遵从下面的公式iD = f (ff/L)其中iD是晶体管的驱动电流，W是宽度，L是沟道区长度，也就是衬底的源区和漏 区之间的间隔。但是，对于源区和漏区可以设置得相互有多靠近是有限制的。如果设置得相 互太靠近，则会发生短沟道效应，这会导致晶体管难以关断。如果晶体管不能完全关断，则 当晶体管关断时会产生过大的泄漏电流，则导致即使在晶体管关断时也消耗更多的电能。 过大的泄漏电流有时还会导致输出信号电平发生不希望有的漂移。由于上述原因，希望提供一种结构和形成FET的方法，其中，半导体合金区形成得 与沟道区之间有间隔，该间隔的选择与源区和漏区的边缘所在的位置无关。
技术实现思路
根据本专利技术的一个方面，提供了一种场效应晶体管(FET)，其包括上覆盖衬底的单 晶半导体区的栅极叠层、一对设置在所述栅极叠层的侧壁上的第一隔离体，以及一对主要 由设置在所述栅极叠层的相对两侧的单晶半导体合金组成的区域。所述半导体合金区中的 每一个与所述栅极叠层相隔第一距离。FET的源区和漏区至少部分设置在半导体合金区中 的相应一个中，使得源区和漏区分别由所述第一隔离体对中的第一隔离体与栅极叠层间隔 开第二距离，所述第二距离不同于所述第一距离。根据本专利技术的另一方面，提供了一种制造场效应晶体管(FET)的方法，包括将 上覆盖衬底的单晶半导体区域的栅极多晶半导体层图案化，以形成栅极多晶导体(PC， polyconductor)。之后，形成牺牲隔离体，上覆盖PC的侧壁，使所述单晶半导体区的在与牺 牲隔离体相邻的位置的部分凹陷。之后，在所述位置外延生长主要由单晶半导体合金组成 的区域，使得所述牺牲隔离体至少部分地确定所述单晶半导体合金区和所述PC之间的第 一间隔。之后去除所述牺牲隔离体，然后完成所述FET。附图说明图1的剖面解了根据本专利技术的一种实施方式的应变沟道场效应晶体管；图2到图11图解了根据本专利技术的一种实施方式，制造图1所示的应变沟道场效应 晶体管的各个阶段。具体实施例方式在图1中以剖面图的形式图解了根据本专利技术的一种实施方式的应变沟道场效应 晶体管(FET)。FET 10或者是具有ρ型导电类型的沟道区22的PFET，或者是具有η型导电 类型的NFET。沟道区22设置在FET的栅极导体29的下方。当FETlO是PFET时，半导体合 金区39设置得靠近沟道区并向沟道区22施加纵向压应力。优选地，沟道区22设置在主要 由硅组成的区域14以及主要由硅锗组成的半导体合金区中。此后，将半导体合金区39称 为硅锗区39。硅锗区39与栅极导体29之间的间隔最好是IOnm或者更小，以便硅锗区39 向沟道区22施加具有所需幅度的应力。如上所述，这样的应力提高PFET的驱动电流，使得 PFET的开关速度更类似于没有应力施加到沟道区的NFET的开关速度。但是，与PFET的情 况不一样，压应力会降低NFET的驱动电流。因此，如果FET是NFET并且硅锗区39是施加 纵向压应力的类型，则要么应当省略硅锗区39，要么应将其设置得与PFET的情况相比更加 远离沟道区22，以避免严重影响NFET的驱动电流。在被结合到本申请中的申请中，描述了 在一个衬底上同时制造具有应变沟道的PFET和NFET的方法。在下面的说明中，针对的是 PFET 10的制造，前提是如在所结合的申请中所描述的那样，进行必要的修改以形成NFET。见图1，在一种优选的实施方式中，PFET 10的沟道区22设置在衬底17的相对 较薄的绝缘体上单晶半导体(SOI)层14中，所述衬底17具有隐埋氧化物(BOX，buried oxide)层18将所述SOI层14与衬底的体区16隔开。或者，衬底17可以是体衬底，在这 种情况下，省略BOX层18，这样的PFET具有靠近这样的体衬底的顶面设置的沟道区。当在 SOI衬底中形成场效应晶体管(FET)时，常常比在体衬底中形成FET时实现更快的开关操作，因为在SOI的情况下，消除了晶体管的沟道区22和衬底的体区16之间的结电容。按照下面的进一步描述，提供了一种制造FET比如PFET 10的方法，该PFET 10具 有设置在单晶区14内的沟道区22，该单晶区14主要由第一半导体比如硅组成。当第一半 导体是硅时，PFET 10包括主要由具有与硅不匹配的晶格常数的第二半导体材料比如硅锗 组成的半导体合金区39。同样，半导体合金区39在下面称为硅锗区39。在一个例子中，硅 锗(SixGey)区由化学式限定，其中χ和y分别是Si和Ge的重量百分比，χ加y等于百分之 百。χ和y之间的变化范围可以相当大，例如y的变化可以从到99%，在这种情况下， χ对应的变化范围在99%到之间。在一种优选的实施方式中，PFET 10具有设置在SOI 层14中的沟道区。在这样的实施方式中，SOI层14主要由基本上没有Ge含量的单晶硅组 成，硅锗区39的锗含量的范围在组合的合金的重量的大约10%到大约50%之间。但是，本专利技术不限于制造沟道区设置在纯硅晶体中的晶体管。衬底的单晶SOI区 14可以主要由硅锗组成，硅锗的比例按照第一化学式SixlGeyl,其中，Xl和yl是百分数， xl+yl = 100%，第二半导体的区域39主要由硅锗组成，硅锗具有根据第二化学式Six2Gey2 的不同的比例，其中，x2和y2是百分数，x2+y2本文档来自技高网...

【技术保护点】
一种场效应晶体管（１０），包括：上覆盖衬底（１７）的单晶半导体区（１４）的栅极叠层（２９），所述单晶半导体区（１４）具有第一组成；一对设置在所述栅极叠层（２９）的相对侧壁上的第一隔离体（３２）；一对主要由具有不同于所述第一组成的第二组成的单晶半导体合金组成的半导体合金区（３９），所述半导体合金区（３９）设置在所述栅极叠层（２９）的相对侧，每一个所述半导体合金区（３９）与所述栅极叠层（２９）相隔第一距离；以及分别至少部分设置在所述半导体合金区（３９）中的相应一个中的一对源区和漏区（２４），所述源区和所述漏区（２４）分别通过所述第一隔离体（３２）对中的相应一个与所述栅极叠层（２９）间隔开第二距离，所述第二距离不同于所述第一距离。

【技术特征摘要】
US 2004-9-29 10/711,637一种场效应晶体管(10)，包括上覆盖衬底(17)的单晶半导体区(14)的栅极叠层(29)，所述单晶半导体区(14)具有第一组成；一对设置在所述栅极叠层(29)的相对侧壁上的第一隔离体(32)；一对主要由具有不同于所述第一组成的第二组成的单晶半导体合金组成的半导体合金区(39)，所述半导体合金区(39)设置在所述栅极叠层(29)的相对侧，每一个所述半导体合金区(39)与所述栅极叠层(29)相隔第一距离；以及分别至少部分设置在所述半导体合金区(39)中的相应一个中的一对源区和漏区(24)，所述源区和所述漏区(24)分别通过所述第一隔离体(32)对中的相应一个与所述栅极叠层(29)间隔开第二距离，所述第二距离不同于所述第一距离。2.如权利要求1所述的场效应晶体管，其中，所述第二距离比所述第一距离长。3.如权利要求1所述的场效应晶体管，其中，所述单晶半导体区(14)主要由硅组成，所 述半导体合金区(39)主要由硅锗组成。4.如权利要求1所述的场效应晶体管，其中，所述半导体合金区(39)至少部分设置在 设置于所述单晶半导体区(14)中的沟槽中。5.如权利要求1所述的场效应晶体管，其中，所述衬底(17)是绝缘体上硅衬底，所述单 晶半导体区(14)是设置在所述绝缘体上硅衬底(17)的隐埋氧化物层(18)的上方的单晶 硅区。6.如权利要求5所述的场效应晶体管，其中，所述半导体合金区(39)的底缘(60)距所 述单晶硅区(14)的顶面的深度大约为所述隐埋氧化物层(18)的顶部(64)距所述单晶硅 区(14)的顶面的深度的80%或者更大。7.如权利要求6所述的场效应晶体管，其中，所述底缘(60)的所述深度大约为所述隐 埋氧化物层(18)的所述顶部(64)的所述深度的90%。8.如权利要求1所述的场效应晶体管，还包括下伏于所述第一隔离体(32)...

【专利技术属性】
技术研发人员：陈华杰，杜雷斯蒂奇达姆巴拉奥，吴尚贤，斯德哈萨潘达，沃纳A劳施，佐藤力，亨利K尤托莫，
申请(专利权)人：国际商业机器公司，株式会社东芝，
类型：发明
国别省市：US[美国]