本公开实施例提供了一种半导体结构及其制备方法、半导体存储器，该半导体结构包括：衬底；形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构和多个字线结构，器件结构沿第一方向延伸，字线结构沿第二方向延伸；器件结构依次包括电容区和有源区；形成于堆叠结构中的多个位线结构，且位线结构沿第三方向延伸；其中，位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。本公开实施例能够减小位线电容，提高器件的感应裕度。
【技术实现步骤摘要】
本公开涉及半导体，尤其涉及一种半导体结构及其制备方法、半导体存储器。
技术介绍
1、感应裕度(sensing margin)是动态随机存取存储器(dynamic random accessmemory，dram)的重要特性参数之一。目前，随着dram器件尺寸不断缩小，感应裕度变差，限制了存储器性能的进一步提高。
技术实现思路
1、本公开实施例提供了一种半导体结构及其制备方法、半导体存储器，能够减小位线电容，提高器件的感应裕度。
2、第一方面，本公开实施例提供了一种半导体结构，包括：
3、衬底；
4、形成于所述衬底上方的堆叠结构；其中，所述堆叠结构包括多个器件结构和多个字线结构，所述器件结构沿第一方向延伸，所述字线结构沿第二方向延伸；所述器件结构依次包括电容区和有源区；
5、形成于所述堆叠结构中的多个位线结构，且所述位线结构沿第三方向延伸；其中，所述位线结构依次穿过不同堆叠层中沿第三方向排布的所述有源区，其中，任意相邻的两个所述位线结构沿第二方向至少部分错开排列，所述第一方向和所述第二方向位于平行于所述衬底的表面所在的平面，所述第三方向垂直于所述衬底的表面。
6、在一些实施例中，每n个所述位线结构组成一个错排单元；
7、在第一方向上，对于所述错排单元的第1个～第a个所述位线结构，每一位线结构至第一侧的字线结构的距离逐步增大；对于所述错排单元的第a个～第n个位线结构，每一位线结构至第一侧的字线结构的距离逐步减小；</p>8、其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
9、在一些实施例中，每n个所述位线结构组成一个错排单元；
10、在第一方向上，对于所述错排单元，每一位线结构至第一侧的字线结构的距离逐步增大；其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；n为大于1的整数。
11、在一些实施例中，在所述第二方向上，相邻的两个位线结构部分交错排列；
12、其中，相邻的两个位线结构的相对面积小于所述位线结构的投影面积的三分之一。
13、在一些实施例中，在所述第二方向上，相邻的两个位线结构完全交错排列；
14、其中，相邻的两个位线结构的相对面积为零。
15、在一些实施例中，所述位线结构包括阻挡层外壁和填充于所述阻挡层外壁的金属材料；其中，所述阻挡层材料包括氮化钛，所述金属材料包括钨。
16、第二方面，本公开实施例提供了一种半导体结构的制备方法，包括：
17、提供衬底；
18、于所述衬底上方形成初始堆叠结构，且所述初始堆叠结构包括多个堆叠层；
19、于所述初始堆叠结构中形成多个器件结构、多个字线结构和多个位线结构；
20、其中，所述器件结构沿第一方向延伸，所述字线结构沿第二方向延伸，所述位线结构沿第三方向延伸；所述器件结构依次包括电容区和有源区；所述位线结构依次穿过不同堆叠层中沿第三方向排布的所述有源区，其中，任意相邻的两个所述位线结构沿第二方向至少部分错开排列，所述第一方向和所述第二方向位于平行于所述衬底的表面所在的平面，所述第三方向垂直于所述衬底的表面。
21、在一些实施例中，所述于所述衬底上方形成初始堆叠结构，包括：
22、于所述衬底上方依次形成绝缘层和硅层，得到一个所述堆叠层；
23、重复执行所述于所述衬底上方依次形成绝缘层和硅层的步骤，形成所述初始堆叠结构；
24、于所述硅层中形成沿第二方向排列的多个硅化物区域，且位线结构依次穿过不同堆叠层中硅化物区域。
25、在一些实施例中，在所述于所述硅层中形成沿第二方向排列的多个硅化物区域之后，所述方法还包括：
26、于所述初始堆叠结构的上方形成掩膜层，并在所述掩膜层上形成预设图案；其中，所述预设图案沿第二方向至少部分错开排列；
27、利用所述掩膜层将所述预设图案转移至所述初始堆叠结构中，并去除所述掩膜层，形成多个沟槽；其中，所述沟槽依次穿过所述绝缘层和所述硅化物区域；
28、对所述沟槽进行填充处理，形成多个所述位线结构。
29、在一些实施例中，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
30、在第一方向上，对于所述错排单元的第1个～第a个所述位线图案，每一位线图案至第一侧的字线结构的距离逐步增大；对于所述错排单元的第a个～第n个位线图案，每一位线图案至第一侧的字线结构的距离逐步减小；
31、其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；a和n均为大于1的整数，且a小于n。
32、在一些实施例中，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
33、在第一方向上，对于所述错排单元，每一位线图案至第一侧的字线结构的距离逐步增大；其中，所述第一侧为逆着所述第一方向的延伸方向或顺着所述第一方向的延伸方向；n为大于1的整数。
34、在一些实施例中，在所述第二方向上，相邻的两个所述位线图案部分交错排列；
35、其中，相邻的两个所述位线图案的相对面积小于所述位线图案的投影面积的三分之一。
36、在一些实施例中，在所述第二方向上，相邻的两个位线图案完全交错排列；
37、其中，相邻的两个位线图案的相对面积为零。
38、在一些实施例中，所述对所述沟槽进行填充处理，形成多个所述位线结构，包括：
39、在所述沟槽中形成阻挡层外壁；
40、于所述阻挡层外壁包围的中空区域内填充金属材料，形成多个所述位线结构。
41、第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面任一项所述的半导体结构。
42、本公开实施例提供了一种半导体结构及其制备方法、半导体存储器，该半导体结构包括：衬底；形成于衬底上方的堆叠结构；其中，堆叠结构包括多个器件结构和多个字线结构，器件结构沿第一方向延伸，字线结构沿第二方向延伸；器件结构依次包括电容区和有源区；形成于堆叠结构中的多个位线结构，且位线结构沿第三方向延伸；其中，位线结构依次穿过不同堆叠层中沿第三方向排布的有源区，其中，任意相邻的两个位线结构沿第二方向至少部分错开排列，第一方向和第二方向位于平行于衬底的表面所在的平面，第三方向垂直于衬底的表面。这样，在半导体结构中形成了沿第二方向至少部分错开排列的位线结构，可以减小位线电容，提高器件的感应裕度。
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【技术保护点】
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，每n个所述位线结构组成一个错排单元；
3.根据权利要求1所述的半导体结构，其特征在于，每n个所述位线结构组成一个错排单元；
4.根据权利要求2或3所述的半导体结构，其特征在于，
5.根据权利要求4所述的半导体结构，其特征在于，
6.根据权利要求5所述的半导体结构，其特征在于，所述位线结构包括阻挡层外壁和填充于所述阻挡层外壁的金属材料；其中，所述阻挡层材料包括氮化钛，所述金属材料包括钨。
7.一种半导体结构的制备方法，其特征在于，所述方法包括：
8.根据权利要求7所述的方法，其特征在于，所述于所述衬底上方形成初始堆叠结构，包括：
9.根据权利要求8所述的方法，其特征在于，在所述于所述硅层中形成沿第二方向排列的多个硅化物区域之后，所述方法还包括：
10.根据权利要求9所述的方法，其特征在于，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
11.根据权利要求9所述的方法，其特征在于，所述预设图案包括至少一个错排单元，且每一所述错排单元包括n个位线图案；
12.根据权利要求10或11所述的方法，其特征在于，
13.根据权利要求12所述的方法，其特征在于，
14.根据权利要求9所述的方法，其特征在于，所述对所述沟槽进行填充处理，形成多个所述位线结构，包括：
15.一种半导体存储器，其特征在于，包括如权利要求1至6任一项所述的半导体结构。
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【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，每n个所述位线结构组成一个错排单元；
3.根据权利要求1所述的半导体结构，其特征在于，每n个所述位线结构组成一个错排单元；
4.根据权利要求2或3所述的半导体结构，其特征在于，
5.根据权利要求4所述的半导体结构，其特征在于，
6.根据权利要求5所述的半导体结构，其特征在于，所述位线结构包括阻挡层外壁和填充于所述阻挡层外壁的金属材料；其中，所述阻挡层材料包括氮化钛，所述金属材料包括钨。
7.一种半导体结构的制备方法，其特征在于，所述方法包括：
8.根据权利要求7所述的方法，其特征在于，所述于所述衬底上方形成初始堆叠结构，包括：
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【专利技术属性】
技术研发人员：黄猛，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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