半导体存储装置制造方法及图纸

实施方式提供一种高速地动作的半导体存储装置

【技术实现步骤摘要】
半导体存储装置
[0001]分案申请的相关信息
[0002]本案是分案申请
。
该分案的母案是申请日为
2020
年6月
24
日
、
申请号
202010587736.9、
专利技术名称为“半导体存储装置”的专利技术专利申请案
。
[0003][
相关申请
][0004]本申请享有以日本专利申请
2019
‑
169250
号
(
申请日：
2019
年9月
18
日
)
为基础申请的优先权
。
本申请通过参照该基础申请而包含基础申请的全部内容
。


[0005]本实施方式涉及一种半导体存储装置
。

技术介绍

[0006]已知有具备相互连接的第1芯片及第2芯片的半导体存储装置
。
第1芯片具备：多个第1导电层，沿第1方向排列；半导体柱，沿第1方向延伸且与多个第1导电层对向；多个接点，沿第1方向延伸且连接于多个第1导电层；及多个第1贴合电极，经由所述多个接点连接于多个第1导电层
。
第2芯片具备：半导体衬底，具有与第1方向交叉的表面；多个晶体管，设置在半导体衬底；多个接点，沿第1方向延伸且连接于多个晶体管；及多个第2贴合电极，经由所述多个接点连接于多个晶体管
。
第1芯片及第2芯片是以多个第1贴合电极与多个第2贴合电极对向的方式配置，多个第1贴合电极连接于多个第2贴合电极
。

技术实现思路

[0007]实施方式提供一种高速地动作的半导体存储装置
。
[0008]一实施方式的半导体存储装置具备相互连接的第1芯片及第2芯片
、
以及设置在第1芯片及第2芯片的至少一者的第1电源电极及第2电源电极
。
第1芯片具备：多个第1导电层，沿第1方向排列；半导体柱，沿第1方向延伸，且与多个第1导电层对向；多个第1接点，沿第1方向延伸，且连接于多个第1导电层；多个第2接点，沿第1方向延伸，且连接于第1电源电极；多个第3接点，沿第1方向延伸，且连接于第2电源电极；及多个第1贴合电极，经由多个第1接点连接于多个第1导电层
。
第2芯片具备：半导体衬底，具有与第1方向交叉的表面；多个晶体管，设置在半导体衬底的表面；多个第4接点，沿第1方向延伸，且连接于多个晶体管；及多个第2贴合电极，经由多个第4接点连接于多个晶体管
。
第1芯片及第2芯片是以多个第1贴合电极与多个第2贴合电极对向的方式配置，多个第1贴合电极连接于多个第2贴合电极
。
多个第2接点与多个第3接点对向
。
附图说明
[0009]图1是表示第1实施方式的半导体存储装置的构成例的示意性侧视图
。
[0010]图2是表示该构成例的示意性俯视图
。
[0011]图3是表示该构成例的示意性框图
。
[0012]图4是表示该构成例的示意性电路图
。
[0013]图5是表示该构成例的示意性电路图
。
[0014]图6是表示该构成例的示意性立体图
。
[0015]图7是表示该构成例的示意性仰视图
。
[0016]图8是表示该构成例的示意性俯视图
。
[0017]图9是与图7的
A1
‑
A1'
线及图8的
B1
‑
B1'
线对应的示意性剖视图
。
[0018]图
10
是与图7的
A2
‑
A2'
线及图8的
B2
‑
B2'
线对应的示意性剖视图
。
[0019]图
11
～
17
是表示该半导体存储装置的制造方法的示意性剖视图
。
[0020]图
18
是表示该半导体存储装置的构成例的示意性剖视图
。
[0021]图
19
是表示该半导体存储装置的构成例的示意性剖视图
。
[0022]图
20
是表示该半导体存储装置的构成例的示意性剖视图
。
[0023]图
21(a)、(b)
是表示该半导体存储装置的构成例的示意性剖视图
。
[0024]图
22
是表示该半导体存储装置的构成例的示意性剖视图
。
[0025]图
23
是表示该半导体存储装置的构成例的示意性剖视图
。
[0026]图
24
是表示该半导体存储装置的构成例的示意性剖视图
。
[0027]图
25
是表示该半导体存储装置的构成例的示意性剖视图
。
具体实施方式
[0028]接下来，参照附图对实施方式的半导体存储装置详细地进行说明
。
此外，以下的实施方式仅为一例，不以限定本专利技术为意图而表示
。
[0029]另外，在本说明书中，将相对于半导体衬底的表面平行的规定的方向称为
X
方向，将相对于半导体衬底的表面平行且与
X
方向垂直的方向称为
Y
方向，将相对于半导体衬底的表面垂直的方向称为
Z
方向
。
[0030]另外，在本说明书中，有时将沿着规定的平面的方向称为第1方向，将沿着该规定的平面与第1方向交叉的方向称为第2方向，将与该规定的平面交叉的方向称为第3方向
。
这些第1方向
、
第2方向及第3方向既可与
X
方向
、Y
方向及
Z
方向中的任一个对应，也可不对应
。
[0031]另外，在本说明书中，“上”或“下”等表达以半导体衬底为基准
。
例如，在所述第1方向与半导体衬底的表面交叉的情况下，将沿着该第1方向从半导体衬底离开的方向称为上，将沿着第1方向靠近半导体衬底的方向称为下
。
另外，在针对某构成表达为下表面或下端部的情况下，是指该构成的半导体衬底侧的面或端部，在表达为上表面或上端部的情况下，是指该构成的与半导体衬底为相反侧的面或端部
。
另外，将与第2方向或第3方向交叉的面称为侧面等
。
[0032]另外，在本说明书中，表达为第1构成“电连接”于第2构成的情况下，既可为第1构成直接连接于第2构成，也可为第1构成经由配线
、
半导体部件或晶体管等而连接于第2构成
。
例如，在将3个晶体管串联连接的情况下，即使第2个晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体存储装置，具备：相互连接的多个芯片，其中所述多个芯片中的一个包含：存储器层，包含沿第1方向排列的多个第1导电层，多个第1接点，沿所述第1方向延伸，且连接于所述多个第1导电层，多个第2接点，沿所述第1方向延伸，且连接于第1节点，及多个第3接点，沿所述第1方向延伸，且连接于第2节点；所述多个芯片中的另一个包含：半导体衬底，具有与所述第1方向交叉的表面，多个晶体管，设置在所述半导体衬底的所述表面，及多个第4接点，沿所述第1方向延伸，且连接于所述多个晶体管；所述多个第1接点分别电连接于所述多个第4接点；且所述多个第2接点在与所述第1方向交叉的方向上与所述多个第3接点对向
。2.
根据权利要求1所述的半导体存储装置，其中所述多个第1接点的至少一部分
、
所述多个第2接点的至少一部分及所述多个第3接点的至少一部分在所述第1方向上设置在所述存储器层的层级
。3.
根据权利要求1所述的半导体存储装置，还具备：第1电源电极，设置在所述多个芯片中的一个上，且连接于所述第1节点，及第2电源电极，设置在所述多个芯片中的所述一个上，且连接于所述第2节点
。4.
根据权利要求3所述的半导体存储装置，其中在动作期间，所述第1电源电极连接于接地，且所述第2电源电极连接于电源
。5.
根据权利要求1所述的半导体存储装置，其中所述第1节点及所述第2节点设置在电荷泵电路
。6.
根据权利要求1所述的半导体存储装置，其中所述多个芯片中的所述一个包含：多个第1贴合电极，经由所述多个第1接点连接于所述多个第1导电层；所述多个芯片中的所述另一个包含：多个第2贴合电极，经由所述多个第4接点连接于所述多个晶体管；且所述多个第1贴合电极是：与所述多个第2贴合电极对向，且连接于所述多个第2贴合电极
。7.
根据权利要求1所述的半导体存储装置，其中所述多个第2接点及所述多个第3接点在所述第1方向上的长度各自比所述多个第4接点在所述第1方向上各自的长度大
。8.
根据权利要求1所述的半导体存储装置，其中所述多个第2接点及所述多个第3接点在所述第1方向上的所述长度各自比所述多个第1接点中的一个在所述第1方向上的长度大
。9.
根据权利要求1所述的半导体存储装置，其中所述多个第2接点及所述多个第3接点分别贯穿积层层
。10.
根据权利要求1所述的半导体存储装置，其中所述多个第2接点及所述多个第3接点分别贯穿包含多个氧化硅层及多个氮化硅层的积层层
。
11.
根据权利要求1所述的半导体存储装置，其中所述多个第2接点在所述第1方向上的第1端及所述多个第3接点在所述第1方向上的第1端分别连接于第1配线层中的第1及第2配线，所述第1配线层在所述第1方向上位于所述存储器层与所述多个芯片中的所述另一个之间
。12.
根据权利要求
11
...

【专利技术属性】
技术研发人员：冈田信彬，内海哲章，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：