基于二维材料异质结半浮栅结构的多功能逻辑存储器件制造技术

本发明专利技术公开了一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件，从下至上包括半导体衬底，绝缘介质层，多个金属输入电极，第一二维材料绝缘介质层，多个平行间隔设置的二维材料浮栅层，二维材料隧穿层，通过刻蚀指定区域得到的N型二维材料沟道层，生长在N型二维材料沟道层被刻蚀的指定区域内且高度平齐的P型二维材料接触层；生长在N型二维材料沟道层表面的、与二维材料浮栅层区域垂直对齐的第二二维材料绝缘介质层，以及若干金属电极；该器件能实现存储器功能，并通过选择金属输入电极和金属输出电极进行电调制，能实现逻辑与、逻辑或、逻辑与非、逻辑或非以及逻辑非中任意一种，可减少器件数目，提高集成度，提升运算速度，减少能耗。减少能耗。减少能耗。

【技术实现步骤摘要】
基于二维材料异质结半浮栅结构的多功能逻辑存储器件


[0001]本专利技术属于半导体领域，具体涉及一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件。

技术介绍

[0002]目前，快速发展的信息技术对快速运算和高效能运算设备的要求快速提升，然而，目前大规模使用的运算设备大都采用冯诺依曼架构，这种数据处理单元和数据存储单元相互分立的架构极大限制了传统计算机的运算速度和能源效率，开发超越冯诺依曼架构的新一代计算机势在必行。结合逻辑操作和数据存储的运算单元可以作为新型芯片超越冯诺依曼架构的突破口之一。
[0003]近些年来，随着对二维材料研究的深入，二维材料众多良好的性能诸如：超高的迁移率，无悬挂键的界面等优势表明其在存储器，发光二极管和光电探测器等低功耗器件领域有广泛的应用前景。运用二维材料可以通过弱范德华相互作用垂直组合成范德华异质结，这种异质结不受晶格失配的约束，可以制备基于二维材料异质结的浮栅存储器件。
[0004]现有的二维材料异质结浮栅存储器采用重掺杂硅衬底作为控制栅，SiO2或者高k介质作为控制栅介质层，石墨烯作为浮栅，氮化硼作为隧穿层，过渡金属硫化物作为沟道层。
[0005]现有的二维材料异质结浮栅存储器虽然可以同时实现存储和逻辑计算功能，但无法在同一器件架构下实现存储功能和逻辑与，逻辑或，逻辑与非，逻辑或非和逻辑非这五项逻辑功能。因此，传统二维材料异质结浮栅存储器应用场景受限。

技术实现思路

[0006]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件。本专利技术要解决的技术问题通过以下技术方案实现：
[0007]第一方面，本专利技术实施例提供了一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件，包括：
[0008]半导体衬底；生长在所述半导体衬底上的绝缘介质层；生长在所述绝缘介质层表面的多个金属输入电极；生长在所述多个金属输入电极表面的第一二维材料绝缘介质层；生长在所述第一二维材料绝缘介质层表面的、多个平行间隔设置的二维材料浮栅层；生长在所述多个平行间隔设置的二维材料浮栅层表面的二维材料隧穿层；生长在所述二维材料隧穿层表面的N型二维材料沟道层，且所述N型二维材料沟道层通过刻蚀指定区域得到；生长在所述N型二维材料沟道层被刻蚀的指定区域内的、且与所述N型二维材料沟道层高度平齐的P型二维材料接触层；生长在所述N型二维材料沟道层表面的第二二维材料绝缘介质层，且所述第二二维材料绝缘介质层的区域与所述多个平行间隔设置的二维材料浮栅层的区域垂直对齐；生长在所述第二二维材料绝缘介质层表面的若干金属电极，包括金属输入电极、P端金属源电极、N端金属源电极、P端金属漏电极和N端金属漏电极；
[0009]其中，所述基于二维材料异质结半浮栅结构的多功能逻辑存储器件在实现存储器功能的基础上，通过选择一组对应的金属输入电极以及一组对应的源电极和漏电极进行电调制实现目标逻辑功能，所述目标逻辑功能包括逻辑与、逻辑或、逻辑与非、逻辑或非，以及逻辑非中的任意一种。
[0010]在本专利技术的一个实施例中，所述绝缘介质层的材料包括满足高介电常数要求的绝缘材料，包括HfO2，Al2O3，ZrO2，Hf
0.5
Zr
0.5
O2，Hf
0.5
Al
0.5
O2，La
0.5
Al
0.5
O2，SiO2，La2O3；
[0011]所述第一二维材料绝缘介质层、所述第二二维材料绝缘介质层和所述二维材料隧穿层的材料包括满足禁带宽度较大要求的二维绝缘材料，包括CuInP2S6、h
‑
BN；
[0012]所述二维材料浮栅层的材料包括石墨烯和过渡金属硫化物；其中，所述过渡金属硫化物包括MoS2、WS2、ReS2、WSe2、MoSe2、PtS2、PtSe2、ReSe2；
[0013]所述N型二维材料沟道层和所述P型二维材料接触层的材料包括满足高电子迁移率要求的二维过渡金属硫化物，包括MoS2、WS2、ReS2、WSe2、MoSe2、PtS2、PtSe2、ReSe2；
[0014]包含金属输入电极在内的金属电极包括任一种预设单种金属或者任意两种预设单种金属的堆叠；其中，所述预设单种金属包括钛、铬、钨、金、银、铂和铜。
[0015]第二方面，本专利技术实施例提供了一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件的制备方法，用于制备第一方面所述的基于二维材料异质结半浮栅结构的多功能逻辑存储器件，所述方法包括：
[0016]步骤1，选取具有掺杂的半导体衬底进行标准RCA清洗；
[0017]步骤2，在清洗后的半导体衬底表面生长绝缘介质层；
[0018]步骤3，在所述绝缘介质层表面制备多个金属输入电极；
[0019]步骤4，在所述多个金属输入电极表面生长第一二维材料绝缘介质层；
[0020]步骤5，在所述第一二维材料绝缘介质层表面生长多个二维材料浮栅层，且所述多个二维材料浮栅层在所述第一二维材料绝缘介质层表面平行间隔设置；
[0021]步骤6，在所述多个二维材料浮栅层表面生长二维材料隧穿层；
[0022]步骤7，在所述二维材料隧穿层表面生长N型二维材料沟道层；
[0023]步骤8，对生长出的N型二维材料沟道层表面的指定区域进行刻蚀得到特定图案；
[0024]步骤9，在刻蚀后的N型二维材料沟道层表面生长P型二维材料接触层；
[0025]步骤10，对生长出的P型二维材料接触层进行刻蚀以使得其仅位于所述N型二维材料沟道层被刻蚀的指定区域内且与所述N型二维材料沟道层高度平齐；
[0026]步骤11，在得到的N型二维材料沟道层表面生长第二二维材料绝缘介质层；
[0027]步骤12，刻蚀所述第二二维材料绝缘介质层表面以垂直对齐多个二维材料浮栅层所在区域；
[0028]步骤13，在所述第二二维材料绝缘介质层表面制备若干金属电极，包括金属输入电极、P端金属源电极、N端金属源电极、P端金属漏电极和N端金属漏电极。
[0029]在本专利技术的一个实施例中，所述步骤2中，生长绝缘介质层的方法包括原子层电极法或磁控溅射法；
[0030]所述步骤3中，制备多个金属输入电极的方法包括热蒸镀法、电子束蒸发法或转移电极法；
[0031]所述步骤4中，生长第一二维材料绝缘介质层的方法包括机械剥离法或化学气相
淀积法；
[0032]所述步骤5中，生长多个二维材料浮栅层的方法包括机械剥离法或化学气相淀积法；
[0033]所述步骤6中，生长二维材料隧穿层的方法包括机械剥离法或化学气相淀积法；
[0034]所述步骤7中，生长N型二维材料沟道层的方法包括机械剥离法或化学气相淀积法；
[0035]所述步骤8中，采用的刻蚀方法包括等离子体刻蚀法；
[0036]所述步骤9中，生长P型二维材料接触层的方法包括机械剥离法或化学本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件，其特征在于，包括：半导体衬底；生长在所述半导体衬底上的绝缘介质层；生长在所述绝缘介质层表面的多个金属输入电极；生长在所述多个金属输入电极表面的第一二维材料绝缘介质层；生长在所述第一二维材料绝缘介质层表面的、多个平行间隔设置的二维材料浮栅层；生长在所述多个平行间隔设置的二维材料浮栅层表面的二维材料隧穿层；生长在所述二维材料隧穿层表面的N型二维材料沟道层，且所述N型二维材料沟道层通过刻蚀指定区域得到；生长在所述N型二维材料沟道层被刻蚀的指定区域内的、且与所述N型二维材料沟道层高度平齐的P型二维材料接触层；生长在所述N型二维材料沟道层表面的第二二维材料绝缘介质层，且所述第二二维材料绝缘介质层的区域与所述多个平行间隔设置的二维材料浮栅层的区域垂直对齐；生长在所述第二二维材料绝缘介质层表面的若干金属电极，包括金属输入电极、P端金属源电极、N端金属源电极、P端金属漏电极和N端金属漏电极；其中，所述基于二维材料异质结半浮栅结构的多功能逻辑存储器件在实现存储器功能的基础上，通过选择一组对应的金属输入电极以及一组对应的源电极和漏电极进行电调制实现目标逻辑功能，所述目标逻辑功能包括逻辑与、逻辑或、逻辑与非、逻辑或非，以及逻辑非中的任意一种。2.根据权利要求1所述的基于二维材料异质结半浮栅结构的多功能逻辑存储器件，其特征在于，所述绝缘介质层的材料包括满足高介电常数要求的绝缘材料，包括HfO2，Al2O3，ZrO2，Hf
0.5
Zr
0.5
O2，Hf
0.5
Al
0.5
O2，La
0.5
Al
0.5
O2，SiO2，La2O3；所述第一二维材料绝缘介质层、所述第二二维材料绝缘介质层和所述二维材料隧穿层的材料包括满足禁带宽度较大要求的二维绝缘材料，包括CuInP2S6、h
‑
BN；所述二维材料浮栅层的材料包括石墨烯和过渡金属硫化物；其中，所述过渡金属硫化物包括MoS2、WS2、ReS2、WSe2、MoSe2、PtS2、PtSe2、ReSe2；所述N型二维材料沟道层和所述P型二维材料接触层的材料包括满足高电子迁移率要求的二维过渡金属硫化物，包括MoS2、WS2、ReS2、WSe2、MoSe2、PtS2、PtSe2、ReSe2；包含金属输入电极在内的金属电极包括任一种预设单种金属或者任意两种预设单种金属的堆叠；其中，所述预设单种金属包括钛、铬、钨、金、银、铂和铜。3.一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件的制备方法，其特征在于，用于制备权利要求1
‑
2任一项所述的基于二维材料异质结半浮栅结构的多功能逻辑存储器件，所述方法包括：步骤1，选取具有掺杂的半导体衬底进行标准RCA清洗；步骤2，在清洗后的半导体衬底表面生长绝缘介质层；步骤3，在所述绝缘介质层表面制备多个金属输入电极；步骤4，在所述多个金属输入电极表面生长第一二维材料绝缘介质层；步骤5，在所述第一二维材料绝缘介质层表面生长多个二维材料浮栅层，且所述多个二维材料浮栅层在所述第一二维材料绝缘介质层表面平行间隔设置；步骤6，在所述多个二维材料浮栅层表面生长二维材料隧穿层；步骤7，在所述二维材料隧穿层表面生长N型二维材料沟道层；步骤8，对生长出的N型二维材料沟道层表面的指定区域进行刻蚀得到特定图案；
步骤9，在刻蚀后的N型二维材料沟道层表面生长P型二维材料接触层；步骤10，对生长出的P型二维材料接触层进行刻蚀以使得其仅位于所述N型二维材料沟道层被刻蚀的指定区域内且与所述N型二维材料沟道层高度平齐；步骤11，在得到的N型二维材料沟道层表面生长第二二维材料绝缘介质层；步骤12，刻蚀所述第二二维材料绝缘介质层表面以垂直对齐多个二维材料浮栅层所在区域；步骤13，在所述第二二维材料绝缘介质层表面制备若干金属电极，包括金属输入电极、P端金属源电极、N端金属源电极、P端金属漏电极和N端金属漏电极。4.根据权利要求3所述的基于二维材料异质结半浮栅结构的多功能逻辑存储器件的制备方法，其特征在于，所述步骤2中，生长绝缘介质层的方法包括原子层电极法或磁控溅射法；所述步骤3中，制备多个金属输入电极的方法包括热蒸镀法、电子束蒸发法或转移电极法；所述步骤4中，生长第一二维材料绝缘介质层的方法包括机械剥离法或化学气相淀积法；所述步骤5中，生长多个二维材料浮栅层的方法包括机械剥离法或化学气相淀积法；所述步骤6中，生长二维材料隧穿层的方法包括机械剥离法或化学气相淀积法；所述步骤7中，生长N型二维材料沟道层的方法包括机械剥离法或化学气相淀积法；所述步骤8中，采用的刻蚀方法包括等离子体刻蚀法；所述步骤9中，生长P型二维材料接触层的方法包括机械剥离法或化学气相淀积法；所述步骤10中，采用的刻蚀方法包括等离子气体刻蚀法；所述步骤11中，生长第二二维材料绝缘介质层的方法包括机械剥离法或化学气相淀积法；所述步骤12中，采用的刻蚀方法包括等离子气体刻蚀法；所述步骤13中，制备若干金属电极的方法包括热蒸镀法、电子束蒸发法或转移电极法。5.一种基于二维材料异质结半浮栅结构的多功能逻辑存储器件的电调控方法，其特征在于，用于对权利要求1
‑
2任一项所述的基于二维材料异质结半浮栅结构的多功能逻辑存储器件进行电调控，所述方法包括：针对任一目标逻辑功能，从所有金属输入电极中选择一组作为目标金属输入电极；从P端金属源电极、N端金属源电极、P端金属漏电极和N端金属漏电极中选择对应的一个源电极和一个漏电极作为目标金属输出电极；在所述目标金属输入电极上输入适当的正电压作为输入电平值1，在所述目标金属输入电极上输入适当的负电压作为输入电平值0；将所述目标金属输出电极中的源电极接地，漏电极接适当的正电压，测量该源电极与该漏电极之间的电流作为输出，将输出的两种电流值中较小的作为输出电平值0，将输出的两种电流值中较大的作为输出电平值1，以实现该目标逻辑功能的电调控。6.根据权利要求5所述的基于二维材料异质结半浮栅结构的多功能逻辑存储器件的电调控方法，其特征在于，金属输入电极包括第一金属输入电极(3)、第二金属输入电极(4)、第三金属输入电极(17)和第四金属输入电极(18)；P端金属源电极、N端金属源电极、P端金
属漏电极和N端金属漏电极分别为P端金属源电极(13)、N端金属源电极(14)、P端金属漏电极(15)和N端金属漏电极(16)；相应的，当所述目标逻辑功能为逻辑与功能时，电调控的过程包括：逻辑与功能情况一：对应的目标金属输入电极包括所述第三金属输入电极(17)和所述第四金属输入电极(18)；对应的目标金属输出电极包括所述N端金属源电极(14)和所述N端金属漏电极(16)；在所述第三金属输入电极(17)上输入负电压，在所述第四金属输入电极(18)上输入负电压，所述N端金属源电极(14)和所述N端金属漏电极(16)之间输出小电流，表示情况：输入00，输出0；在所述第三金属输入电极(17)上输入负电压，在所述第四金属输入电极(18)上输入正电压，所述N端金属源电极(14)和所述N端金属漏电极(16)之间输出小电流，表示情况：输入01，输出0；在所述第三金属输入电极(17)上输入正电压，在所述第四金属输入电极(18)上输入负电压，所述N端金属源电极(14)和所述N端金属漏电极(16)之间输出小电流，表示情况：输入10，输出0；在所述第三金属输入电极(17)上输入正电压，在所述第四金属输入电极(18)上输入正电压，所述N端金属源电极(14)和所述N端金属漏电极(16)之间输出大电流，表示情况：输入11，输出1；逻辑与功能情况二：对应的目标金属输入电极包括所述第一金属输入电极(3)和所述第二金属输入电极(4)；对应的目标金属输出电极包括所述P端金属源电极(13)和所述P端金属漏电极(15)；在所述第一金属输入电极(3)上输入负电压，在所述第二金属输入电极(4)上输入负电压，所述P端金属源电极(13)和所述P端金属漏电极(15)之间输出小电流，表示情况：输入00，输出0；在所述第一金属输入电极(3)上输入负电压，在所述第二金属输入电极(4)上输入正电压，所述P端金...

【专利技术属性】
技术研发人员：李伟，穆天辉，李佳颖，陈煜骅，汪钰成，吴玉潘，王少熙，
申请(专利权)人：西北工业大学，
类型：发明
国别省市：