一种控制方法、半导体存储器和电子设备技术

本公开实施例提供了一种控制方法、半导体存储器和电子设备，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。理错误。理错误。

【技术实现步骤摘要】
一种控制方法、半导体存储器和电子设备


[0001]本公开涉及半导体存储器
，尤其涉及一种控制方法、半导体存储器和电子设备。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，至少存在数据引脚和数据掩码引脚。其中，数据引脚具有数据写入和数据读出的双重功能，数据掩码引脚用于接收写数据的输入掩码信号，用于在写操作期间屏蔽不需要的输入数据，仅支持数据写入功能。在第5版内存标准(或称为DDR5)中，一些测试模式需要对数据掩码引脚或者数据引脚的阻抗进行测试。

技术实现思路

[0003]本公开提供了一种控制方法、半导体存储器和电子设备，明确了预设测试模式中对数据掩码引脚的阻抗控制策略，在预设测试模式下能够测试数据掩码引脚的阻抗，避免电路处理错误。
[0004]第一方面，本公开实施例提供了一种控制方法，应用于半导体存储器，半导体存储器包括数据掩码引脚、且数据掩码引脚用于接收写数据的输入掩码信号，方法包括：
[0005]在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；
[0006]其中，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。
[0007]第二方面，本公开实施例提供了一种半导体存储器，半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且第一驱动电路分别与第一模式寄存器、第三模式寄存器和数据掩码引脚连接；其中，
[0008]数据掩码引脚，配置为接收写数据的输入掩码信号；
[0009]第一驱动电路，配置为在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；
[0010]其中，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。
[0011]第三方面，本公开实施例提供了一种电子设备，该电子设备包括如第二方面的半导体存储器。
[0012]本公开实施例提供了一种控制方法、半导体存储器和电子设备，针对于预设测试
模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。
附图说明
[0013]图1为本公开实施例提供的一种控制方法的流程示意图；
[0014]图2为本公开实施例提供的另一种控制方法的流程示意图；
[0015]图3为本公开实施例提供的一种半导体存储器的结构示意图；
[0016]图4为本公开实施例提供的另一种半导体存储器的结构示意图；
[0017]图5为本公开实施例提供的第一译码模块的结构示意图；
[0018]图6为本公开实施例提供的第一驱动电路的结构示意图；
[0019]图7为本公开实施例提供的第一驱动电路的详细结构示意图一；
[0020]图8为本公开实施例提供的第一驱动电路的详细结构示意图二；
[0021]图9为本公开实施例提供的第二驱动电路的结构示意图；
[0022]图10为本公开实施例提供的第二驱动电路的详细结构示意图一；
[0023]图11为本公开实施例提供的第二驱动电路的详细结构示意图二；
[0024]图12为本公开实施例提供的一种电子设备的组成结构示意图。
具体实施方式
[0025]下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
[0026]除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的
的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
[0027]在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
[0028]需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
[0029]以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：
[0030]动态随机存取存储器(Dynamic Random Access Memory，DRAM)
[0031]同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)
[0032]双倍数据速率内存(Double Data Rate SDRAM，DDR)
[0033]第5代DDR标准(DDR5 Specification，DDR5 SPEC)
[0034]数据引脚(DQ Pin,DQ)
[0035]数据掩码引脚(Data Mask Pin，DM)
[0036]封装后输出驱动测试模式(Package Output Driver Test Mode，PODTM)
[0037]模式寄存器(Mode Register，MR)
[0038]操作码(Operand，OP)
[0039]DDR5 SPEC规定了一个新的测试模式，称为PODTM，用于在芯片封装后，通过主机使能一个数据引脚DQ或数据掩码引脚DM的输出驱动电路(Output Driver)，同时其他数据引脚DQ或数据掩码引脚DM处于终结状态，从而测试所使能的数据引脚DQ或数据掩码引脚DM在输出驱动状态的上拉阻抗是否符合预期。然而，由于原本并未定义数据掩码引脚DM的输出驱动状态，导致PODTM模式无法适配数据掩码引脚DM，容易引发电路处理错误。
[0040]基于此，本公开实施例提供了一种控制方法，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种控制方法，其特征在于，应用于半导体存储器，所述半导体存储器包括数据掩码引脚、且所述数据掩码引脚用于接收写数据的输入掩码信号，所述方法包括：在所述半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗为第一值；或者，若所述第一模式寄存器中的第四操作码处于第二状态，则控制所述数据掩码引脚的阻抗为第二值；其中，所述第四操作码用于指示是否使能所述数据掩码引脚，所述第三操作码用于指示所述数据掩码引脚是否为预设测试模式中的测试对象。2.根据权利要求1所述的控制方法，其特征在于，所述第一值包括第一阻抗参数和第二阻抗参数，所述第一状态指示使能所述数据掩码引脚；所述根据第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗为第一值，包括：若所述第三操作码处于第三状态，则通过第一模式寄存器中的第一操作码控制所述数据掩码引脚的阻抗为第一阻抗参数；所述第三状态指示所述数据掩码引脚为预设测试模式中的测试对象；若所述第三操作码处于第四状态，则通过第二模式寄存器中的第二操作码控制所述数据掩码引脚的阻抗为第二阻抗参数；所述第四状态指示所述数据掩码引脚并非为预设测试模式中的测试对象；其中，所述半导体存储器还包括至少一个数据引脚，所述数据引脚用于接收或输出数据，所述第一操作码用于指示至少一个所述数据引脚在输出驱动状态时的阻抗为第一阻抗参数，所述第二操作码用于指示至少一个所述数据引脚在终结状态时的阻抗为第二阻抗参数。3.根据权利要求2所述的控制方法，其特征在于，所述第二值包括高阻抗状态，所述第二状态指示不使能所述数据掩码引脚；所述控制所述数据掩码引脚的阻抗为第二值，包括：通过第一固定电平信号控制所述数据掩码引脚处于高阻抗状态。4.根据权利要求3所述的控制方法，其特征在于，所述方法还包括：获取所述第一模式寄存器存储的第一操作码和第四操作码、所述第二模式寄存器存储的第二操作码以及所述第三模式寄存器存储的第三操作码；对所述第三操作码和所述第四操作码分别进行译码，得到第一测试标志信号和使能控制信号；在所述半导体存储器处于预设测试模式时，在所述使能控制信号处于第一电平状态的情况下，根据所述第一测试标志信号的电平状态，选择所述第一操作码或者所述第二操作码控制所述数据掩码引脚的阻抗；或者，在所述使能控制信号处于第二电平状态的情况下，通过所述第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；其中，在所述第四操作码处于第一状态时，所述使能控制信号处于第一电平状态；在所述第四操作码处于第二状态时，所述使能控制信号处于第二电平状态；在所述第三操作码处于第三状态时，所述第一测试标志信号处于第一电平状态；在所述第三操作码处于第四状态时，所述第一测试标志信号处于第二电平状态。5.根据权利要求4所述的控制方法，其特征在于，所述方法还包括：
确定第一非测试态控制信号、第二阻抗控制信号和第一校准信号；其中，所述第一校准信号用于校准上拉阻值；在所述半导体存储器处于预设测试模式时，根据所述第一测试标志信号的电平状态和所述使能控制信号的电平状态，基于所述第一固定电平信号、所述第一操作码和所述第二操作码的其中之一输出第一阻抗控制信号；或者，在所述半导体存储器并非处于预设测试模式时，基于所述第一非测试态控制信号，输出所述第一阻抗控制信号；对所述第一阻抗控制信号、所述第二阻抗控制信号和所述第一校准信号进行选择和逻辑组合处理，得到第一目标信号，且所述第一目标信号用于控制所述数据掩码引脚的阻抗；其中，所述第一非测试态控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗，所述第二阻抗控制信号用于指示所述数据引脚在输出驱动状态的阻抗；或者，所述第一非测试态控制信号用于指示所述数据引脚在输出驱动状态的阻抗，所述第二阻抗控制信号用于指示所述数据掩码引脚在除预设测试状态之外的阻抗。6.根据权利要求4或5所述的控制方法，其特征在于，所述预设测试模式是指PODTM模式，所述PODTM模式用于在封装后测试所述数据掩码引脚或者至少一个所述数据引脚的阻抗；所述第一模式寄存器的标准编号均为5，所述第一操作码是指第一模式寄存器中存储的第2位～第1位操作码，所述第四操作码是指所述第一模式寄存器中存储的第5位操作码；所述第二模式寄存器的标准编号为34，所述第二操作码是指第三模式寄存器中存储的第2位～第0位操作码；所述第三模式寄存器的标准编号为61，所述第三操作码是指第三模式寄存器中存储的第4位～第0位操作码；所述第一电平状态为高电平状态，所述第二电平状态为低电平状态。7.一种半导体存储器，其特征在于，所述半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且所述第一驱动电路分别与所述第一模式寄存器、所述第三模式寄存器和所述数据掩码引脚连接；其中，所述数据掩码引脚，配置为接收写数据的输入掩码信号；所述第一驱动电路，配置为在所述半导体存储器处于预设测试模式时，若所述第一模式寄存器中的第四操作码处于第一状态，则根据所述第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗为第一值；或者，若所述第一模式寄存器中的第四操作码处于第二状态，则控制所述数据掩码引脚的阻抗为第二值；其中，所述第四操作码用于指示是否使能所述数据掩码引脚，所述第三操作码用于指示所述数据掩码引脚是否为预设测试模式中的测试对象。8.根据权利要求7所述的半导体存储器，其特征在于，所述半导体存储器还包括第二模式寄存器，且所述第二模式寄存器与所述第一驱动电路连接；所述第一值包括第一阻抗参数和第二阻抗参数，所述第二值是指高阻抗状态；所述第一驱动电路，具体配置为在所述第四操作码处于第一状态且所述第三操作码处于第三状态的情况下，通过所述第一模式寄存器中的第一操作码控制所述数据掩码引脚的阻抗为第一阻抗参数；或者，在所述第四操作码处于第一状态且所述第三操作码处于第四状态的情况下，通过所述
第二模式寄存器中的第二操作码控制所述数据掩码引脚的阻抗为第二阻抗参数；或者，在所述第四操作码处于第二状态的情况下，通过第一固定电平信号控制所述数据掩码引脚处于高阻抗状态；其中，所述第一状态指示使能所述数据掩码引脚，所述第二状态指示不使能所述数据掩码引脚；所述第三状态指示所述数据掩码引脚为预设测试模式中的测试对象；所述第四状态指示所述数据掩码引脚并非为预设测试模式中的测试对象；所述半导体存储器还包括至少一个数据引脚，所述数据引脚用于接收或输出数据，所述第一操作码用于指示至少一个所述数据引脚在输出驱动状态时的阻抗为第一阻抗参数，所述第二操作码用于指示至少一个所述数据引脚在终结状态时的阻抗为第二阻抗参数。9.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器还包括第一译码模块和第二译码模块；其中，所述第一模式寄存器，配置为存储并输出第一操作码和第四操作码；所述第二模式寄存器，配置为存储并输出第二操作码；所述第三模式寄存器，配置为存储并输出第三操作码；所述第一译码模块，配置为接收所述第三操作码，对所述第三操作码进行译码，输出第一测试标志信号；所述第二译码模块，配置为接收所述第四操作码，对...

【专利技术属性】
技术研发人员：严允柱，王琳，张志强，龚园媛，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：