数据传输/测试电路、方法及存储装置制造方法及图纸

本公开实施例涉及一种数据传输/测试电路、方法及存储装置，字线数据读出模块用于在各存储体中字线被激活的情况下，响应读命令读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据；时钟控制模块用于根据预设时钟信号、读命令、压缩模式使能信号及压缩模式控制信号生成一级时钟控制信号、二级时钟控制信号及三级时钟控制信号；数据选择模块用于根据一级时钟控制信号将并行数据压缩成第二预设位数的串行数据，根据二级时钟控制信号将第二预设位数的串行数据压缩成第三预设位数的串行数据，及根据三级时钟控制信号将第三预设位数的串行数据压缩成第四预设位数的串行数据，减小数据传输电路体积，降低数据传输能耗。降低数据传输能耗。降低数据传输能耗。

【技术实现步骤摘要】
数据传输/测试电路、方法及存储装置


[0001]本公开涉及半导体存储
，特别是涉及一种数据传输/测试电路、方法及存储器。

技术介绍

[0002]随着半导体存储技术的快速发展，市场对半导体存储产品的性能及可靠性提出了更高的要求，意味着半导体存储产品需要在保证能耗较低的情况下，尽量缩小体积并提高性能。
[0003]然而，传统地半导体存储产品在出厂后，用户一般很难高效地从半导体存储产品中读出存储数据并验证半导体存储产品的性能。
[0004]因此，如何在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能并提高半导体存储产品的性能，成为重要的研发方向之一。

技术实现思路

[0005]基于此，有必要针对上述
技术介绍
中的技术问题，提供一种数据传输/测试电路、方法及存储器。
[0006]本公开实施例的第一方面提供了一种数据传输电路，包括字线数据读出模块、时钟控制模块及数据选择模块，字线数据读出模块与存储器中多个存储体均连接，用于在各所述存储体中字线被激活的情况下，响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；时钟控制模块用于根据预设时钟信号、所述读命令、压缩模式使能信号及压缩模式控制信号生成一级时钟控制信号、二级时钟控制信号及三级时钟控制信号；数据选择模块与所述时钟控制模块及所述字线数据读出模块均连接，用于根据所述一级时钟控制信号将所述并行数据压缩成第二预设位数的串行数据，根据所述二级时钟控制信号将所述第二预设位数的串行数据压缩成第三预设位数的串行数据，及根据所述三级时钟控制信号将所述第三预设位数的串行数据压缩成第四预设位数的串行数据。
[0007]于上述实施例中的数据传输电路中，由于利用字线数据读出模块从存储器中并行读出第一预设位数的并行数据，有效地提高了数据读出的效率，再利用时钟控制模块据预设时钟信号、读命令、压缩模式使能信号及压缩模式控制信号生成一级时钟控制信号、二级时钟控制信号及三级时钟控制信号，使得低功耗的数据选择模块响应一级时钟控制信号将第一预设位数的并行数据压缩成第二预设位数的串行数据，响应二级时钟控制信号将第二预设位数的串行数据压缩成第三预设位数的串行数据，及响应三级时钟控制信号将第三预设位数的串行数据压缩成第四预设位数的串行数据后输出，减小数据传输电路的体积，减少对存储器的数据传输端口的占用，降低数据传输能耗。可以通过对比读出数据与预设写入数据的内容，根据比较结果来判定存储器中异常的存储位元，提高对半导体存储装置进行性能测试的效率，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体
存储产品的功能，提高半导体存储产品的性能。
[0008]本公开实施例的第二方面提供了一种测试电路，包括任一本公开实施例中所述的数据传输电路及判断单元，数据传输电路用于将从预先写入预设数据的存储器中读出的数据转化成第四预设位数的串行数据后输出；判断单元与所述数据传输电路连接，用于比较所述第四预设位数的串行数据及所述预设数据，及根据比较结果判断所述存储器是否存在缺陷，提高对半导体存储装置进行性能测试的效率，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，提高半导体存储产品的性能。
[0009]本公开实施例的第三方面提供了一种存储装置，包括任一本公开实施例中所述的测试电路，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，提高半导体存储产品的性能。
[0010]本公开实施例的第四方面提供了一种数据传输方法，包括：在存储器中多个存储体中字线被激活的情况下，控制字线数据读出模块响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；控制时钟控制模块根据预设时钟信号、所述读命令、压缩模式使能信号及压缩模式控制信号生成一级时钟控制信号、二级时钟控制信号及三级时钟控制信号；控制数据选择模块根据所述一级时钟控制信号将所述并行数据压缩成第二预设位数的串行数据，根据所述二级时钟控制信号将所述第二预设位数的串行数据压缩成第三预设位数的串行数据，及根据所述三级时钟控制信号将所述第三预设位数的串行数据压缩成第四预设位数的串行数据。本实施例减小数据传输电路的体积，减少对存储器的数据传输端口的占用，降低数据传输能耗。可以通过对比读出数据与预设写入数据的内容，根据比较结果来判定存储器中异常的存储位元，提高对半导体存储装置进行性能测试的效率，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，提高半导体存储产品的性能。
[0011]本公开实施例的第五方面提供了一种测试方法，包括：向存储器中预先写入预设数据；在所述存储器中多个存储体中字线被激活的情况下，控制字线数据读出模块响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；控制时钟控制模块根据预设时钟信号、所述读命令、压缩模式使能信号及压缩模式控制信号生成一级时钟控制信号、二级时钟控制信号及三级时钟控制信号；控制数据选择模块根据所述一级时钟控制信号将所述并行数据压缩成第二预设位数的串行数据，根据所述二级时钟控制信号将所述第二预设位数的串行数据压缩成第三预设位数的串行数据，及根据所述三级时钟控制信号将所述第三预设位数的串行数据压缩成第四预设位数的串行数据；比较所述第四预设位数的串行数据及所述预设数据，及根据比较结果判断所述存储器是否存在缺陷。本实施例提高了对半导体存储装置进行性能测试的效率，能够在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，提高半导体存储产品的性能。
附图说明
[0012]为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他
的附图。
[0013]图1
‑
图2为本公开不同实施例中提供的数据传输电路的电路原理示意图；
[0014]图3a为本公开一实施例中提供的数据传输电路中时钟控制单元的电路示意图；
[0015]图3b为图3a所示时钟控制单元的工作时序示意图；
[0016]图4a为本公开一实施例中提供的数据传输电路中译码单元的电路示意图；
[0017]图4b为图4a所示译码单元的工作时序示意图；
[0018]图5为本公开一实施例中提供的数据传输电路的电路示意图；
[0019]图6a为图5中部分多路开关电路的电路示意图；
[0020]图6b为图5中部分第二级子选择器及部分第三级子选择器的电路示意图；
[0021]图7为图5中数据选择电路的部分工作时序示意图；
[0022]图8为本公开一实施例中提供的数据传输方法的流程示意图；
[0023]图9为本公开一实施例中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据传输电路，其特征在于，包括：字线数据读出模块，与存储器中多个存储体均连接，用于在各所述存储体中字线被激活的情况下，响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；时钟控制模块，用于根据预设时钟信号、所述读命令、压缩模式使能信号及压缩模式控制信号生成一级时钟控制信号、二级时钟控制信号及三级时钟控制信号；数据选择模块，与所述时钟控制模块及所述字线数据读出模块均连接，用于根据所述一级时钟控制信号将所述并行数据压缩成第二预设位数的串行数据，根据所述二级时钟控制信号将所述第二预设位数的串行数据压缩成第三预设位数的串行数据，及根据所述三级时钟控制信号将所述第三预设位数的串行数据压缩成第四预设位数的串行数据。2.根据权利要求1所述的数据传输电路，其特征在于，所述数据选择模块包括：一级数据选择子电路，与所述时钟控制模块及所述字线数据读出模块均连接，用于在所述一级时钟控制信号为第一状态期间，采样所述并行数据，并在所述一级时钟控制信号为第二状态期间，拦截所述并行数据，以生成并输出所述第二预设位数的串行数据；二级数据选择子电路，与所述时钟控制模块及所述一级数据选择子电路均连接，用于根据所述二级时钟控制信号采样所述一级数据选择子电路提供的数据，以生成并输出所述第三预设位数的串行数据；三级数据选择子电路，与所述时钟控制模块及所述二级数据选择子电路均连接，用于根据所述三级时钟控制信号采样所述二级数据选择子电路提供的数据，以生成并输出所述第四预设位数的串行数据。3.根据权利要求2所述的数据传输电路，其特征在于，所述第一预设位数为64字节；所述第二预设位数为16字节；所述一级数据选择子电路包括8个多路开关电路；各所述多路开关电路用于根据所述一级时钟控制信号分别将所述并行数据中8字节数据压缩成2字节的第一级子串行数据后输出，各所述第一级子串行数据构成所述第二预设位数的串行数据。4.根据权利要求3所述的数据传输电路，其特征在于，所述第三预设位数为8字节；所述二级数据选择子电路包括8个第二级子选择器；各所述第二级子选择器用于根据所述二级时钟控制信号将所述第二预设位数的串行数据中不同位置的两位数据压缩成1字节的第二级子数据后输出，各所述第二级子数据构成所述第三预设位数的串行数据。5.根据权利要求4所述的数据传输电路，其特征在于，所述第四预设位数为4字节；所述三级数据选择子电路包括4个第三级子选择器；所述第三级子选择器用于根据所述三级时钟控制信号将所述第三预设位数的串行数据中不同位置的两位数据压缩成1字节的第三级子数据后输出，各所述第三级子数据构成所述第四预设位数的串行数据。6.根据权利要求1
‑
5任一项所述的数据传输电路，其特征在于，所述时钟控制模块包括：时钟控制单元，用于根据所述预设时钟信号、所述读命令、所述压缩模式使能信号及所述压缩模式控制信号生成初始时钟控制信号；
译码单元，与所述时钟控制单元连接，用于根据所述初始时钟控制信号生成所述一级时钟控制信号、所述二级时钟控制信号及所述三级时钟控制信号。7.根据权利要求6所述的数据传输电路，其特征在于，所述初始时钟控制信号包括第一子初始时钟控制信号、第二子初始时钟控制信号、第三子初始时钟控制信号及第四子初始时钟控制信号；所述时钟控制单元包括：信号接收电路，用于根据接收的所述预设时钟信号、所述读命令、所述压缩模式使能信号及目标反馈信号生成数据控制信号及第一子时钟控制信号，所述数据控制信号包括第二预设数量个连续跳变的子数据控制信号；第一延迟单元，与所述信号接收电路连接，用于根据所述压缩模式控制信号、所述子数据控制信号及所述第一子时钟控制信号生成第一中间时钟控制信号；第二延迟单元，与所述信号接收电路及所述第一延迟单元均连接，用于根据所述压缩模式控制信号、所述第一子时钟控制信号及所述第一中间时钟控制信号生成第二中间时钟控制信号；第三延迟单元，与所述信号接收电路及所述第二延迟单元均连接，用于根据所述压缩模式控制信号、所述第一子时钟控制信号及所述第二中间时钟控制信号生成第三中间时钟控制信号；第一与非门，被配置为：第一输入端连接所述第一中间时钟控制信号，第二输入端连接所述第三中间时钟控制信号，输出端输出所述第一子初始时钟控制信号；第二与非门，被配置为：第一输入端连接所述第三中间时钟控制信号，第二输入端连接所述第二中间时钟控制信号，输出端输出所述第二子初始时钟控制信号；第四延迟单元，与所述信号接收电路及所述第三延迟单元均连接，用于根据所述压缩模式控制信号、所述第一子时钟控制信号及所述第三中间时钟控制信号生成第二子时钟控制信号及所述第三子初始时钟控制信号；第五延迟单元，与所述信号接收电路及所述第四延迟单元均连接，用于根据所述压缩模式控制信号及所述第二子时钟控制信号生成所述第四子初始时钟控制信号；反馈单元，与所述信号接收电路、所述第三延迟单元、所述第四延迟单元及所述第五延迟单元均连接，用于根据所述第三中间时钟控制信号、所述第三子初始时钟控制信号及所述第四子初始时钟控制信号生成所述目标反馈信号。8.根据权利要求7所述的数据传输电路，其特征在于，所述反馈单元包括：第一与门，被配置为：第一输入端连接所述第三子初始时钟控制信号，第二输入端连接所述第四子初始时钟控制信号，输出端输出第一初始反馈信号；第一或非门，被配置为：第一输入端连接所述第一初始反馈信号，第二输入端连接所述第三中间时钟控制信号，输出端输出所述目标反馈信号。9.根据权利要求7所述的数据传输电路，其特征在于，所述信号接收电路包括：第二与门，被配置为：第一输入端连接所述读命令，第二输入端连接所述压缩模式使能信号；第三与门，被配置为：第一输入端连接所述压缩模式使能信号，第二输入端连接所述预设时钟信号，输出端输出所述第一子时钟控制信号；第二或非门，被配置为：第一输入端连接所述第二与门的输出端，第二输入端...

【专利技术属性】
技术研发人员：陆天辰，邹晓赛，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：