芯片存储器的测试方法、存储介质技术

本发明专利技术公开了一种芯片存储器的测试方法、存储介质。本发明专利技术提出的芯片存储器的测试方法，包括：读取芯片的电路设计文件，并找到芯片的所有存储器；对所有存储器进行分组，包括：兼容性分组和/或复用性分组；所述兼容性分组的定义为将可被同一个控制器控制、可同时进行测试、对电路参数的要求具有一致性的存储器划分在同一组；所述复用性分组的定义为将可复用同一个接口电路来连接控制器的存储器划分在一组；基于存储器的分组，生成对应的接口电路及控制器电路；基于控制器电路及接口电路对分组后的存储器进行测试。本发明专利技术可以有效提高芯片存储器的测试效率。存储器的测试效率。存储器的测试效率。

【技术实现步骤摘要】
芯片存储器的测试方法、存储介质


[0001]本专利技术涉及芯片设计的
，尤其涉及一种芯片存储器的测试方法、存储介质。

技术介绍

[0002]在现代大规模数字芯片中，存储器模块具有数量多、分布广的特点。存储器数量多，是指设计时使用的存储器模块的种类和总的个数都很多，电路设计中存在着各种功能不同、数据位宽不同、地址位宽不同的存储单元。存储器分布广，是指在物理位置上这些存储块往往分散地处于芯片的各处，没有统一的模式可以遵循。
[0003]MBIST(memory build
‑
in
‑
self test存储器内建自测试)设计中为了实现对存储器的高效测试，以及最大化节省占用的面积，往往都采用共享设计。即一个控制器可控制多个外围接口电路，一个外围接口电路又可连接多个被测存储器。测试电路和被测存储器是一对多的关系。这种传统的MBIST架构由于只使用一个总的状态机，要求控制器挂载的所有外层控制模块至少在算法上必须完全同步，并且同一个控制器控制下的所有外层模块必须使用完全相同的测试算法，灵活性较差。
[0004]为了解决传统MBIST构架的问题，公开号为CN115346591A的现有专利提供了一种存储器的测试方法及测试系统，这种新型的MBIST存储器测试系统在传统的BIST控制器中只包含算法状态机的基础上，通过加上一级解码器及其控制电路，将不同存储器外层控制模块和算法的绑定关系解耦。在控制多个存储器外层控制模块时，各个模块之间完全独立，互不干扰。提高了该测试系统应用场景的灵活性和多样性。
[0005]在更具备灵活性和多样性的应用场景中，存储器的测试也将面临更多的挑战，例如如何能够提高存储器的测试效率、如何能够有效减少测试电路的面积、如何改善测试时序的性能，如何控制测试的功耗等，这些都是存储器测试所面临的问题。

技术实现思路

[0006]为了解决现有技术采用新型的存储器测试系统使得应用场景更具备灵活性和多样性时存储器测试效率没有对应的效率更高的匹配技术方案的技术问题，本专利技术提出了一种芯片存储器的测试方法、存储介质。
[0007]本专利技术提出的芯片存储器的测试方法，包括：
[0008]读取芯片的电路设计文件，并找到芯片的所有存储器；
[0009]对所有存储器进行分组，包括：兼容性分组和/或复用性分组；所述兼容性分组的定义为将可被同一个控制器控制、可同时进行测试、对电路参数的要求具有一致性的存储器划分在同一组；所述复用性分组的定义为将可复用同一个接口电路来连接控制器的存储器划分在一组；
[0010]基于存储器的分组，生成对应的接口电路及控制器电路；
[0011]基于控制器电路及接口电路对分组后的存储器进行测试。
[0012]进一步，所述兼容性分组包括以下分组方式当中的至少一种：根据存储器的种类进行分组，根据存储器所属的电源域进行分组，根据存储器所属的时钟域进行分组，在保留芯片的电路设计的子模块电路设计层次时根据子模块级的电路设计层次对存储器进行分组，根据存储器的物理距离进行分组。
[0013]进一步，当采用多种兼容性分组方式对存储器进行分组时，各种兼容性分组方式的优先级从高到低进行排序为：根据存储器的种类进行分组，根据存储器所属的电源域进行分组，根据存储器所属的时钟域进行分组，在保留芯片的电路设计的子模块电路设计层次时根据子模块级的电路设计层次对存储器进行分组，根据存储器之间的物理距离进行分组。
[0014]进一步，预先在所述芯片的电路设计文件中通过对每一个模块的名称进行相应的命名来定义各母模块及其子模块电路设计层次。
[0015]进一步，当采用的兼容性分组方式为根据存储器之间的物理距离进行分组时，包括以下步骤：
[0016]根据芯片的电路设计文件(如版图设计文件)提取存储器在芯片上的位置坐标信息；
[0017]基于初始带宽和随机选择的存储器作为中心点，采用无监督学习的聚类算法中的均值漂移算法将物理位置满足初始带宽要求的存储器分为一组；
[0018]判断得到的分组结果是否满足电路约束条件，若不满足，则调整带宽并返回上一步骤，否则输出相应的分组结果。
[0019]进一步，电路约束条件包括分组结果对应的控制器的数量、布线的长度、时序收敛情况当中的至少一种。
[0020]进一步，所述复用性分组包括以下分组方式当中的至少一种：根据存储器的端口数量进行分组，根据测试算法进行分组，根据存储器的逻辑与物理地址映射关系进行分组，根据存储器的特殊功能进行分组，根据流水线触发器和输出闩锁触发器进行分组。
[0021]进一步，当采用多种复用性分组方式对存储器进行分组时，各种复用性分组方式的优先级从高到低进行排序为：根据存储器的端口数量进行分组，根据测试算法进行分组，根据逻辑与物理地址映射关系进行分组，根据存储器的特殊功能进行分组，根据流水线和输出闩锁触发器进行分组。
[0022]进一步，当采用兼容性分组和复用性分组对存储器进行分组时，先进行兼容性分组，再基于兼容性分组的结果进行复用性分组。
[0023]本专利技术提出的计算机可读存储介质，用于存储计算机程序，所述计算机程序运行时执行上述技术方案所述的芯片存储器的测试方法。
[0024]本专利技术在存储器测试的过程中，对存储器进行了兼容性分组和复用性分组，从而使得测试所需的控制器电路和接口电路可以进一步优化，提高测试效率。本专利技术在对存储器进行分组的过程中采用了机器学习中无监督学习的聚类算法的均值漂移算法，使用该算法解决了根据存储器物理位置进行BIST控制器约束的难题。在算法中，定义了核函数和权重系数，核函数一般是高斯函数，代表一个存储器的每一个点会根据高斯核函数求得一个权重系数。核函数使得计算中距离中心点越近的点具有权值越大的特性，因而可以找到一个新的密度最大的点作为中心点，使得偏移值对偏移向量的贡献随样本与被偏移点的距离
的不同而不同。根据存储器位置坐标之间带权重的欧式距离，限制了同一组中存储器物理距离的范围，解决了控制器下多个存储器距离过远而带来的布局布线困难，时序难以收敛的问题，提高了EDA工具自动分组的可靠性。进一步，本专利技术还可以根据用户的设计需求调整均值漂移算法的带宽参数，使得分组结果根据用户的不同场景不同需求实现不同的分组效果，具有重要的实用价值，而进一步提升了EDA工具的自动化程度和工程设计效率。基于本专利技术可自动完成基于存储器物理位置信息的分组，将满足接口电路复用性以及控制器兼容条件且相近的存储器划分为同一组，减少了接口电路以及控制器的使用。本专利技术对存储器进行了合理的分组，解决了同一时刻下同一控制器下会挂载过多存储器，并行测试时动态功耗可能过大而带来的电压降等问题。
附图说明
[0025]下面结合实施例和附图对本专利技术进行详细说明，其中：
[0026]图1是本专利技术分组后的结构示意图；
[0027]图2是本专利技术同一组的存储器的连接示意图；
[0028]图3为本专利技术一较优实施例的流本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片存储器的测试方法，其特征在于，包括：读取芯片的电路设计文件，并找到芯片的所有存储器；对所有存储器进行分组，包括：兼容性分组和/或复用性分组；所述兼容性分组的定义为将可被同一个控制器控制、可同时进行测试、对电路参数的要求具有一致性的存储器划分在同一组；所述复用性分组的定义为将可复用同一个接口电路来连接控制器的存储器划分在一组；基于存储器的分组，生成对应的接口电路及控制器电路；基于控制器电路及接口电路对分组后的存储器进行测试。2.如权利要求1所述的芯片存储器的测试方法，其特征在于，所述兼容性分组包括以下分组方式当中的至少一种：根据存储器的种类进行分组，根据存储器所属的电源域进行分组，根据存储器所属的时钟域进行分组，在保留芯片的电路设计的子模块电路设计层次时根据子模块级的电路设计层次对存储器进行分组，根据存储器的物理距离进行分组。3.如权利要求2所述的芯片存储器的测试方法，其特征在于，当采用多种兼容性分组方式对存储器进行分组时，各种兼容性分组方式的优先级从高到低进行排序为：根据存储器的种类进行分组，根据存储器所属的电源域进行分组，根据存储器所属的时钟域进行分组，在保留芯片的电路设计的子模块电路设计层次时根据子模块级的电路设计层次对存储器进行分组，根据存储器之间的物理距离进行分组。4.如权利要求2所述的芯片存储器的测试方法，其特征在于，预先在所述芯片的电路设计文件中通过对每一个模块的名称进行相应的命名来定义各母模块及其子模块电路设计层次。5.如权利要求2所述的芯片存储器的测试方法，其特征在于，当采用的兼容性分组方式为根据存储器之间的物...

【专利技术属性】
技术研发人员：吴松林，杨嵩，冯树萱，杨凡，郑朝霞，
申请(专利权)人：深圳国微福芯技术有限公司，
类型：发明
国别省市：