一种掩模版及半导体结构制造技术

本公开涉及半导体技术领域，本公开提供一种掩模版及半导体结构。该掩模版包括至少一个掩模版组，掩模版组包括：呈阵列排布的多个子掩模版；每一子掩模版用于通过光刻工艺形成对应的子曝光区域，每一子曝光区域与相邻的子曝光区域之间均具有第一缝合区域；掩模版组用于通过光刻工艺形成对应的曝光单元，曝光单元与相邻的曝光单元之间均具有第二缝合区域；其中，至少部分曝光单元内有切割道图案，且至少部分切割道图案未在第一缝合区域和第二缝合区域内。利用切割道图案进行切割后得到芯片，可以解决芯片内设置缝合区域和芯片之间设置切割道图案无法兼顾的问题，同时保留位于芯片内的缝合区域和芯片之间的切割道图案。内的缝合区域和芯片之间的切割道图案。内的缝合区域和芯片之间的切割道图案。

【技术实现步骤摘要】
一种掩模版及半导体结构


[0001]本公开涉及半导体
，尤其涉及一种掩模版及半导体结构。

技术介绍

[0002]对于面积较大的芯片，需要利用多个掩模版的缝合来扩展掩模版的尺寸限制。如此，相邻的掩模版之间具有缝合区域，对于具有缝合区域的掩模版而言，如何设置切割道图案成为亟待解决的难题。

技术实现思路

[0003]有鉴于此，本公开实施例提供一种掩模版及半导体结构。
[0004]为达到上述目的，本公开的技术方案是这样实现的：第一方面，本公开实施例提供一种掩模版，所述掩模版包括至少一个掩模版组，所述掩模版组包括：沿第一方向和第二方向呈阵列排布的多个子掩模版；其中，所述第一方向和所述第二方向均平行于所述子掩模版表面且所述第一方向和所述第二方向相交；每一所述子掩模版用于通过光刻工艺在半导体层上形成对应的子曝光区域，每一所述子曝光区域与沿所述第一方向和/或所述第二方向相邻的子曝光区域之间均具有第一缝合区域；所述掩模版组用于通过光刻工艺在半导体层上形成对应的曝光单元；多个所述曝光单元沿所述第一方向和所述第二方向呈阵列排布；所述曝光单元与沿所述第一方向和/或所述第二方向相邻的曝光单元之间均具有第二缝合区域；其中，至少部分所述曝光单元内有切割道图案，且至少部分所述切割道图案未在所述第一缝合区域和所述第二缝合区域内。
[0005]在一些实施例中，所述切割道图案内包括第一套刻标记、第二套刻标记和第三套刻标记；其中，所述第一套刻标记位于所述第一缝合区域或者所述第二缝合区域内，所述第二套刻标记和所述第三套刻标记未在所述第一缝合区域和所述第二缝合区域内。
[0006]在一些实施例中，所述第一套刻标记用于量测位于同层的相邻两个所述子掩模版对应的子曝光区域之间的套刻偏差；所述第二套刻标记用于量测当层子掩模版和前层子掩模版对应的子曝光区域之间的套刻偏差；所述第三套刻标记用于量测所述子掩模版对应的子曝光区域和所述半导体层之间的套刻偏差。
[0007]在一些实施例中，所述第一缝合区域和所述第二缝合区域包括互连结构，所述互连结构用于连接相邻两个所述子曝光区域；其中，所述互连结构未在所述切割道图案内。
[0008]在一些实施例中，所述切割道图案内包括测试元件组，所述测试元件组用于对所述子曝光区域进行测试；其中，所述测试元件组未在所述第一缝合区域和所述第二缝合区
域内。
[0009]在一些实施例中，每个所述子掩模版的形状和尺寸均相同。
[0010]在一些实施例中，所述第一缝合区域包括沿所述第一方向延伸的第一子缝合区域；所述第二缝合区域包括沿所述第一方向延伸的第二子缝合区域；其中，所述第一子缝合区域和所述第二子缝合区域沿所述第二方向上的尺寸相同；所述第一缝合区域还包括沿所述第二方向延伸的第三子缝合区域；所述第二缝合区域还包括沿所述第二方向延伸的第四子缝合区域；其中，所述第三子缝合区域和所述第四子缝合区域沿所述第一方向上的尺寸相同。
[0011]在一些实施例中，所述第一子缝合区域沿所述第二方向上的尺寸、所述第二子缝合区域沿所述第二方向上的尺寸、所述第三子缝合区域沿所述第一方向上的尺寸以及所述第四子缝合区域沿所述第一方向上的尺寸均相同。
[0012]在一些实施例中，所述曝光单元包括沿所述第一方向和所述第二方向呈阵列排布的四个所述子曝光区域；其中，所述曝光单元的四个所述子曝光区域中任意三个所述子曝光区域具有切割道图案，剩余一个所述子曝光区域不具有切割道图案。
[0013]第二方面，本公开实施例提供一种半导体结构，所述半导体结构通过如上述技术方案中所述掩模版进行光刻工艺后得到。
[0014]本公开实施例提供一种掩模版及半导体结构。该掩模版包括至少一个掩模版组，掩模版组包括：呈阵列排布的多个子掩模版；每一子掩模版用于通过光刻工艺形成对应的子曝光区域，每一子曝光区域与相邻的子曝光区域之间均具有第一缝合区域；掩模版组用于通过光刻工艺形成对应的曝光单元，曝光单元与相邻的曝光单元之间均具有第二缝合区域；其中，至少部分曝光单元内有切割道图案，且至少部分切割道图案未在第一缝合区域和第二缝合区域内。本公开实施例提供的掩模版，通过光刻工艺在半导体层上形成的任意相邻两个子曝光区域之间均具有第一缝合区域，任意相邻两个曝光单元之间均具有第二缝合区域，至少部分曝光单元内有切割道图案，且至少部分切割道图案未在第一缝合区域和第二缝合区域内。利用切割道图案进行切割后得到芯片，可以解决芯片内设置缝合区域和芯片之间设置切割道图案无法兼顾的问题，同时保留位于芯片内的缝合区域和芯片之间的切割道图案。
附图说明
[0015]图1为一示例提供的掩模版的结构示意图；图2为一示例提供的晶圆的结构示意图；图3A为本公开实施例提供的掩模版的结构示意图；图3B为本公开实施例提供的掩模版组的结构示意图；图4A为本公开实施例提供的掩模版通过光刻工艺后形成的多个曝光单元的结构示意图；图4B为本公开实施例提供的掩模版组通过光刻工艺后形成的曝光单元的结构示意图；图5A为本公开实施例提供的掩模版组对应的曝光单元内的切割道图案的结构示意图一；
图5B为本公开实施例提供的掩模版组对应的曝光单元内的切割道图案的结构示意图二；图5C为本公开实施例提供的掩模版组对应的曝光单元内的切割道图案的结构示意图三；图5D为本公开实施例提供的掩模版组对应的曝光单元内的切割道图案的结构示意图四。
具体实施方式
[0016]下面将结合本公开实施方式及附图，对本公开实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本公开的一部分实施方式，而不是全部的实施方式。基于本公开中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本公开保护的范围。
[0017]在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
[0018]在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0019]应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种掩模版，其特征在于，所述掩模版包括至少一个掩模版组，所述掩模版组包括：沿第一方向和第二方向呈阵列排布的多个子掩模版；其中，所述第一方向和所述第二方向均平行于所述子掩模版表面且所述第一方向和所述第二方向相交；每一所述子掩模版用于通过光刻工艺在半导体层上形成对应的子曝光区域，每一所述子曝光区域与沿所述第一方向和/或所述第二方向相邻的子曝光区域之间均具有第一缝合区域；所述掩模版组用于通过光刻工艺在半导体层上形成对应的曝光单元；多个所述曝光单元沿所述第一方向和所述第二方向呈阵列排布；所述曝光单元与沿所述第一方向和/或所述第二方向相邻的曝光单元之间均具有第二缝合区域；其中，至少部分所述曝光单元内有切割道图案，且至少部分所述切割道图案未在所述第一缝合区域和所述第二缝合区域内。2.根据权利要求1所述的掩模版，其特征在于，所述切割道图案内包括第一套刻标记、第二套刻标记和第三套刻标记；其中，所述第一套刻标记位于所述第一缝合区域或者所述第二缝合区域内，所述第二套刻标记和所述第三套刻标记未在所述第一缝合区域和所述第二缝合区域内。3.根据权利要求2所述的掩模版，其特征在于，所述第一套刻标记用于量测位于同层的相邻两个所述子掩模版对应的子曝光区域之间的套刻偏差；所述第二套刻标记用于量测当层子掩模版和前层子掩模版对应的子曝光区域之间的套刻偏差；所述第三套刻标记用于量测所述子掩模版对应的子曝光区域和所述半导体层之间的套刻偏差。4.根据权利要求1所述的掩模版，其特征在于，所述第一缝合区域和所述第二缝合区域包括互连结构，所述互连结构用于连接...

【专利技术属性】
技术研发人员：徐丹，廖君玮，刘志拯，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：