半导体器件及其形成方法技术

在实施例中，一种器件包括：介电层，位于半导体衬底的有源表面上方；导电通孔，位于介电层中，该导电通孔包括具有非均匀晶粒取向的第一铜层；以及接合焊盘，位于导电通孔上方和介电层中，接合焊盘包括具有均匀晶粒取向的第二铜层，接合焊盘的顶面与介电层的顶面共面。根据本申请的实施例，还提供了半导体器件及其形成方法。成方法。成方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本申请的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]自集成电路(IC)的发展以来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断改进，半导体工业经历了持续的快速增长。在大多数情况下，集成密度的这些改进来自于最小部件尺寸的反复减小，这允许将更多组件集成到给定区域中。随着对小型化、更高速度、更大带宽以及更低功耗和延迟的需求的增长，对封装半导体管芯的更小和更具创造性的技术的需求也增长。
[0003]堆叠的半导体器件已经作为进一步减小半导体器件的物理尺寸的有效技术出现。在堆叠的半导体器件中，在不同的半导体晶圆上制造有源电路，诸如逻辑电路和存储器电路。两个或多个半导体晶圆可以通过合适的接合技术接合在一起，以进一步减小半导体器件的形状因数。

技术实现思路

[0004]根据本申请的一个实施例，提供了一种半导体器件，包括：介电层，位于半导体衬底的有源表面上方；导电通孔，位于介电层中，导电通孔包括具有非均匀晶粒取向的第一铜层；以及接合焊盘，位于导电通孔上方和介电层中，接合焊盘包括具有均匀晶粒取向的第二铜层，接合焊盘的顶面与介电层的顶面共面。
[0005]根据本申请的另一个实施例，提供了一种半导体器件，包括：第一集成电路管芯。第一集成电路管芯包括：第一介电层；和第一接合焊盘，位于第一介电层中，第一接合焊盘包括第一导电层和位于第一导电层上的第二导电层，第一导电层包括第一晶粒，第二导电层包括第二晶粒，大部分第一晶粒不具有相同的晶格方向，大部分第二晶粒具有相同的晶格方向。半导体器件还包括第二集成电路管芯，第二集成电路管芯包括：第二介电层，利用电介质至电介质接合直接接合至第一介电层；和第二接合焊盘，位于第二介电层中，第二接合焊盘利用金属至金属接合直接接合至第一接合焊盘。
[0006]根据本申请的又一个实施例，提供了一种形成半导体器件的方法，包括：在介电层中图案化互连开口，介电层设置在半导体衬底的有源表面上方，互连开口具有通孔开口和位于通孔开口上方的沟槽；在互连开口中镀第一铜层，第一铜层填充通孔开口并且衬里沟槽，第一铜层具有非均匀晶粒取向；在第一铜层上镀第二铜层，第二铜层填充沟槽的剩余部分，第二铜层具有均匀晶粒取向；以及平坦化第二铜层、第一铜层和介电层，直到第二铜层的顶面与第一铜层的顶面和介电层的顶面共面。
[0007]本申请的实施例涉及管芯接合焊盘及其形成方法。
附图说明
[0008]当结合附图阅读时，从以下详细描述可以最佳理解本专利技术的各方面。应该注意，根
据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
[0009]图1至图8是根据一些实施例的集成电路管芯的制造中的中间阶段的截面图。
[0010]图9至图11是根据一些实施例的接合焊盘的各种视图。
[0011]图12是根据一些实施例的管芯堆叠件的截面图。
[0012]图13是根据一些实施例的管芯堆叠件的截面图。
[0013]图14是根据一些实施例的管芯堆叠件的截面图。
[0014]图15至图17是根据一些其他实施例的集成电路管芯的制造中的中间阶段的截面图。
[0015]图18是根据一些实施例的管芯堆叠件的截面图。
[0016]图19是根据一些实施例的管芯堆叠件的截面图。
[0017]图20是根据一些实施例的管芯堆叠件的截面图。
具体实施方式
[0018]以下公开提供了许多用于实现本专利技术的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本专利技术。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。
[0019]另外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
[0020]根据各个实施例，通过接合集成电路管芯来形成管芯堆叠件，并且用于集成电路管芯的接合焊盘包括纳米孪晶铜层。与非孪晶铜相比，纳米孪晶铜可以在更低的温度和更低的压力下混合。由此，在集成电路管芯的接合期间可以利用低温接合工艺。利用低温接合工艺可以改进所得管芯堆叠件的可靠性并且改进管芯集成的便利性。此外，与非孪晶铜相比，纳米孪晶铜可以承受更大的拉伸应变并且具有更大的电迁移。由此，接合焊盘之间的接合强度较大，并且接合强度不会因任何后续执行的热退火工艺而显著降低。
[0021]图1至图8是根据一些实施例的集成电路管芯100的制造中的中间阶段的截面图。示出了器件区域102D，并且集成电路管芯100形成在器件区域102D中。集成电路管芯100可以是逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、存储器器件(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理器件(例如，电源管理集成电路(PMIC)管芯)、射频(RF)器件、传感器器件、微机电系统(MEMS)器件、信号处理器件(例如，数字信号处理(DSP)管芯)、前端器件(例如，模拟前端(AFE)管芯)等或它们的组合(例如，片上系统(SoC)管芯)。集成电路管芯100可以形成在晶圆中，该
晶圆可以包括多个器件区域102D。随后将分割器件区域102D以形成集成电路管芯100。
[0022]在图1中，形成或提供了半导体衬底102。半导体衬底102可以是掺杂或未掺杂的硅衬底，或者是绝缘体上半导体(SOI)衬底的有源层。半导体衬底102可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。半导体衬底102具有有源表面(例如，图1中面向上的表面)(有时称为前侧)和无源表面(例如，图1中面向下的表面)(有时称为背侧)。
[0023]器件104(由晶体管表示)形成在半导体衬底102的有源表面处。器件104可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。可以通过可接受的沉积、光刻和蚀刻技术在前段制程(FEOL)工艺中形成器件104。例如，器件104可以包括栅极结构和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：介电层，位于半导体衬底的有源表面上方；导电通孔，位于所述介电层中，所述导电通孔包括具有非均匀晶粒取向的第一铜层；以及接合焊盘，位于所述导电通孔上方和所述介电层中，所述接合焊盘包括具有均匀晶粒取向的第二铜层，所述接合焊盘的顶面与所述介电层的顶面共面。2.根据权利要求1所述的半导体器件，其中，所述第二铜层包括多个铜纳米柱，所述铜纳米柱的每个包括多个铜纳米板，所述铜纳米板在远离所述第一铜层延伸的垂直方向上堆叠。3.根据权利要求2所述的半导体器件，其中，所述铜纳米柱通过垂直边界彼此分离。4.根据权利要求2所述的半导体器件，其中，所述铜纳米板通过水平边界彼此分离。5.根据权利要求2所述的半导体器件，其中，所述第一铜层包括第一晶粒，所述第一晶粒具有分布在整个所述第一铜层中的不规则图案，并且所述铜纳米板中的每个铜纳米板包括第二晶粒，所述第二晶粒具有分布在整个所述铜纳米板中的不规则图案。6.根据权利要求1所述的半导体器件，其中，所述接合焊盘还包括所述第一铜层，其中，所述第二铜层设置在所述第一铜层上方。7.一种半导体器件，包括：第一集成电路管芯，包括：第一介电层；和第一接合焊盘，位于所述第一介电层中，所述第一接合焊盘包括第一导电层和位于所述第一导电层上的第二导电层，所述第一导电层...

【专利技术属性】
技术研发人员：吕文雄，郑明达，林佳莉，黄育智，陈承先，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：