一种半导体浅沟槽隔离方法技术

本发明专利技术揭示一种半导体制造过程中器件隔离的方法，其包括如下步骤：提供一硅衬底，在硅衬底表面沉积垫氧化层和垫氮化硅层；蚀刻垫氧化层、垫氮化硅层及硅衬底，在硅衬底上形成沟槽；在沟槽的内壁及底面形成一层衬氧化层；在沟槽内的衬氧化层表面形成一层衬氮化硅层；利用高密度等离子化学气相沉积工艺在硅衬底表面沉积氧化硅层；移除垫氮化硅层及垫氧化层；对衬氮化硅进行蚀刻使有源区与高密度等离子区之间形成一个空洞。本发明专利技术的方法由于在衬氧化层上又形成了一层衬氮化硅层，可以防止等离子体对有源区边角的损伤，避免出现硼聚集现象，以及阻止缺角的形成，并减轻高密度等离子体对硅衬底的应力。

【技术实现步骤摘要】

本专利技术是关于一种半导体制造方法，特别是关于一种半导体制造过程中利用浅沟 槽进行器件隔离的方法。
技术介绍
一个集成电路芯片通常包含半导体衬底、通过向半导体衬底内掺杂不同离子而形 成的各种半导体器件，以及将这些半导体器件相互电性连接以形成电学器件和电路的互连结构等。而半导体芯片中形成的半导体器件通常又包括电阻、电容以及晶体管等不同器 件。其中一种互补金属氧化物半导体器件(CMOS器件)通常可能包含形成于相反地掺杂的 相邻阱中的N沟道和P沟道金属氧化物半导体场效应晶体管(MOSFET)，而每个场效应晶体 管通常包括被沟道分隔开的源区和漏区以及形成于沟道上方由掺杂多晶硅的栅氧化物形 成的栅电极。由于CMOS器件的各个阱以及每个场效应晶体管的掺杂源区/漏区之间会形成寄 生的双极结构，例如P-N-P-N闸流管。这些闸流管在某些偏置条件下会导致泄露电流在 CMOS器件的两个MOSFET之间流动，容易引起CMOS器件闭锁。所以在相邻的MOSFET之间的 衬底上会形成隔离结构，以防止泄露电流的流动。现有的隔离工艺通常包括局部氧化隔离工艺(LOCOS)以及浅沟槽隔离工艺 (STI)。其中现有的浅沟槽隔离工艺通常的步骤为，首先在半导体衬底表面沉积垫氧化层和 垫氮化硅层，然后蚀刻垫氧化层和垫氮化层以及衬底而形成沟槽，随后在沟槽的内壁和底 部表面形成一层衬氧化层，然后利用高密度等离子化学气相沉积工艺(HDP-CVD)在衬底表 面沉积氧化硅层作为隔离层；随后进行化学机械研磨(CMP)至垫氮化硅层停止，最后采用 湿法腐蚀的方法去除垫氮化硅层并移除垫氧化层。现有的这种STI隔离工艺，在进行HDP淀积时，会用等离子体对有源区边角进行 轰击以防止HDP过早封口而导致沟槽中心形成空洞，但等离子体的轰击会对有源区的边角 造成等离子损伤。而且，现有的HDP直接淀积在衬氧化层上，虽然衬氧化层对HDP有缓冲， 但HDP仍然会对有源区有应力的影响。另外现有技术的STI工艺中，有源区的硼会聚集在 HDP和有源区的交界处，甚至穿过HDP，从而导致“反窄短通道效应”(reverse narrow width effect)的产生。另外，现有的STI工艺中，在进行化学机械研磨之后去除垫氮化硅层和垫 氧化层的过程中，由于湿法腐蚀的各向同性，会在有源区与隔离沟槽之间产生较大的缺角， 在后续的硅化物工艺步骤中.硅化物会在缺角内部生长并形成枝状晶体从而为载流子提 供泄漏到掺杂区之外的路径，导致器件的失效。因此，确实需要对现有技术进行改进，以克服现有技术的前述缺陷。
技术实现思路
本专利技术的目的在于提供一种能够克服或者改善前述
技术介绍
中现有技术缺陷的3浅沟槽隔离方法。为达成前述目的，本专利技术，其包括如下步骤提供一硅 衬底，在硅衬底表面沉积垫氧化层和垫氮化硅层；蚀刻垫氧化层、垫氮化硅层及硅衬底，在 硅衬底上形成沟槽；在沟槽的内壁及底面形成一层衬氧化层；在沟槽内的衬氧化层表面形 成一层衬氮化硅层；利用高密度等离子化学气相沉积工艺在硅衬底表面沉积氧化硅层；移 除垫氮化硅层及垫氧化层；对衬氮化硅进行蚀刻使有源区与高密度等离子区之间形成一个 空洞。与现有技术相比，本专利技术的浅沟槽隔离方法，在沟槽内的衬氧化层之上形成有一 层衬氮化硅，可以有效保护或者减轻等离子损伤对有源区边角的影响。由于该衬氮化硅比较薄，在垫氮化硅腐蚀时，该衬氮化硅不会腐蚀下去，在后续垫 氧化层腐蚀时，该衬氮化硅可以对衬氧化层起到保护，使衬氧化层不会产生很大的氧化层 损耗，因此不会形成缺角。在衬氮化硅腐蚀之后，有源区与隔离物之间产生一个空洞，使得等离子体氧化层 与硅衬底不能直接接触，从而减轻等离子体对晶格的应力，同时防止了硼聚集现象的出现。另外，沟道底部侧壁的衬氮化硅会对有源区的硅衬底也会有应力作用，由于氮化 硅的应力是拉伸应力，与等离子体氧化物的压缩应力刚好相反，因此该层衬氮化硅可以减 轻等离子体氧化物对硅衬底的应力作用。附图说明图1至图11是本专利技术利用浅沟槽进行器件隔离的方法的剖面示意图。具体实施方式熟悉半导体制程领域的技术人员应当知道，一块半导体芯片制造过程中通常会经 过很多次反复的掩膜、光刻、腐蚀以及离子注入等步骤，来形成不同的半导体器件以及器件 之间的互连结构等。本专利技术所涉及的方法是半导体芯片制造过程中的其中一个步骤，即利 用浅沟槽进行器件隔离的方法。因此对于半导体制造过程中形成其他元器件的步骤，本说 明书不再详细说明。另外，关于浅沟槽隔离工艺中的各种步骤的具体详细操作方法，例如沉积氧化层 或者氮化硅层等的具体如何操作的方法，或者蚀刻氧化硅层以及氮化硅层等的具体如何 操作的方法等内容均与现有的方法相同，本说明书中不再对这些方法的具体细节作过多说 明。图1至图11是本专利技术利用浅沟槽进行器件隔离的方法的剖面示意图。请参阅图1所示，首先提供一层硅衬底1，并在硅衬底1表面沉积一层垫氧化层2， 垫氧化硅层2可以采用热氧化法，例如炉管氧化或者通过蒸汽产生法形成。然后在垫氧化 层2表面沉积一层垫氮化硅层3，垫氮化硅层3可以利用热生长或化学气相淀积(CVD)等方 法形成。请参阅图2所示，通过在前述形成有垫氧化层2和垫氮化硅层3的硅衬底1上涂 布光刻胶，并利用掩膜板通过曝光、显影等光刻工艺形成光刻胶图形定义出隔离沟槽4的 位置，然后以光刻胶为掩膜刻蚀垫氧化层2和垫氮化硅层3，将硅衬底1裸露出来。再以垫氮化硅层3为掩膜，采用反应离子刻蚀或等离子刻蚀工艺在硅衬底1上形成沟槽4。请参阅图3所示，利用热氧化法或者蒸汽产生工艺，在沟槽4的内壁和底部表面形成一层衬氧化层5。请参阅图4所示，利用炉管淀积工艺在沟槽4的内壁和底部的衬氧化层5的表面 形成一层衬氮化硅6，该层衬氮化硅6的厚度大约为100A。请参阅图5所示，在形成有衬氮化硅6的硅衬底1上利用等离子化学气相沉积 (HDP-CVD)工艺沉积一层等离子体氧化层7。请参阅图6所示，使用化学机械研磨(CMP)工艺，对等离子体氧化层7进行研磨， 使其表面平坦化。在研磨的时候可以利用垫氮化硅层3作为研磨停止层，化学机械研磨工 艺研磨至垫氮化硅层3时停止，由于研磨中心的位置与边缘位置的研磨速率会有不同，因 此等离子体氧化层7的中心会形成凹陷。请参阅图7所示，通过腐蚀工艺去除硅衬底表面的垫氮化硅层3，由于沟槽4内的 衬氮化硅6的厚度只有100A,比较薄，在腐蚀垫氮化硅层3时该衬氮化硅6并不会被腐蚀 下去。请参阅图8所示，通过腐蚀工艺去除硅衬底1表面的垫氧化层2。请参阅图9所示，在硅衬底1内通过离子注入形成器件的源极(未图示)和漏极 (未图示)，并在硅衬底1表面上形成器件的栅极8，然后再对源极和漏极进行离子注入。其 中在栅极8的两侧会形成L形氮化硅侧壁9以保护该侧壁9下方的区域在源漏极进一步的 离子注入时离子不注入到该区域。具体形成器件的栅极8、源极和漏极的一系列步骤与现有 技术的形成器件的栅极、源极和漏极的方法相同，此处不再详细说明。请参阅图10所示，在对源极和漏极进行离子注入后对硅衬底1表面进行氮化硅腐 蚀，如图所示，其中栅极8两侧的氮化硅侧壁9被腐蚀掉一部分，而前述沟槽4内的衬氮化 硅6上端被腐蚀掉，在等离子体氧化层7与硅衬底1的有源区之间形成一个空洞10，使得等 离子体氧化层7本文档来自技高网...

【技术保护点】
一种半导体浅沟槽隔离方法，其包括如下步骤：提供一硅衬底，在硅衬底表面沉积垫氧化层和垫氮化硅层；蚀刻垫氧化层、垫氮化硅层及硅衬底，在硅衬底上形成沟槽；在沟槽的内壁及底面形成一层衬氧化层；利用高密度等离子化学气相沉积工艺在硅衬底表面沉积氧化硅层；移除垫氮化硅层及垫氧化层；其特征在于：其还包括在沉积高密度等离子体之前还包括在沟槽内的衬氧化层表面形成一层衬氮化硅层的步骤，以及在移除垫氮化硅及垫氧化层之后对衬氮化硅进行蚀刻使有源区与高密度等离子区之间形成一个空洞的步骤。

【技术特征摘要】

【专利技术属性】
技术研发人员：马擎天，许宗能，朱旋，肖玉洁，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：32[中国|江苏]